This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] TXS0104E:无输入、输出侧时钟

Guru**** 1561515 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1372636/txs0104e-without-input-output-side-getting-clk

器件型号:TXS0104E

工具与软件:

大家好、团队成员:

我们使用的是电平转换器 IC  TXS0104EYZTR、 我们面临一个问题。

如果在1.8V 端、3.3V 端没有时钟、我们将获得3.3V 的时钟高电平。

此致、

Sathya Priya N

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    这是预料之中的。 上拉电阻会将线路上拉。 (TXS 还具有内部上拉电阻器;您可以移除外部上拉电阻器。)

    要禁用所有输出、必须将 OE 拉至低电平。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    嗨、Sathya、

    与 Clemens 提到的类似、这是 TXS 内部上拉电阻造成的。 您还可以移除原理图中的外部上拉电阻、以避免创建带有内部上拉电阻的分压器。  

    此致、
    插孔  

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Clemens 和 Jack:

    感谢您提供的投入。 我们将尝试移除外部上拉、并尝试对其进行测试。

    此致、

    Sathya Priya N

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    这不会改变该行为、因为仍然有内部上拉电阻器。

    您希望看到什么输出信号?