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[参考译文] SN74HCT273：SN74HCT273PWR 产品性能咨询

admin
Guru**** 1546410 points
Other Parts Discussed in Thread: SN74HCS273
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1375393/sn74hct273-sn74hct273pwr-product-performance-consulting

器件型号：SN74HCT273
主题中讨论的其他器件：SN74HCS273

工具与软件：

你(们)好

此产品的制造已更改、然后进行此产品更改的性能和参数
请帮助确认
目前我们用发现来测试整机的短路情况、但正常的情况是改回22+、23+整机将发生短路
请您确认原因
谢谢你

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    TI__Guru**** 1546410 points
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     PCN#20220328001.1中介绍了此更改。 新芯片是全新设计、时序特性与 SN74HCS273相似。 但是、数据表保证的限值没有变化。

    我想您的电路依赖于缓慢的触发器、违反了设置/保持时间限制。 请显示相关 CLK/D/Q 信号的示波器轨迹。

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    TI__Guru**** 1546410 points
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    你(们)好

    请检查示波器图片
    谢谢你

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    TI__Guru**** 1546410 points
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    时基(如果为1ms)不适合分析时序关系。 请放大您认为输出行为不正确的点。

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    你(们)好
    因为信号太多,我找不到错误的点,有点混乱,错误是有点乱,另一个会报告一个错误修复后,但使用以前的标志与打印不会出现这样的情况

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    TI__Guru**** 1546410 points
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    在这个走线中、运行方式是正确的：在 CLK 的上升沿、输入被复制到输出中。

    我不知道您的电路、它应该做什么、或者输入信号是如何生成的。 但是、观察到的行为可能发生变化的唯一方法是某些 D 输入与 CLK 上出现上升沿的同时发生变化。

    D 和 CLK 信号来自哪里？ 它们是在软件(GPIO)还是硬件中生成？

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    TI__Guru**** 1546410 points
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    你(们)好

    这是 Altera 的 CPLD 的结果

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    你(们)好
    由于我们整个生产线已经停产、能否安排一个中国技术通过电话与我们进行沟通
    谢谢你

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    尊敬的 Yingjiao：

    您能否提供此设计的原理图？ 如果您能提供一些额外的详细信息、我们可以考虑在将来拨打电话。 但是、如果没有更多信息、呼叫将毫无帮助。 我们需要查看设计至少无法按预期工作的原理图和示波器布线。

    此致！

    Malcolm

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    你(们)好

    Ch2蓝色是273的11英尺时钟、Ch4绿色是273的2英尺时钟、
    问：CH2的11引脚上升沿参数(如示波器、图、0.5V)是否可以触发273的输出

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    TI__Guru**** 1546410 points
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    保证最大 VIL 至少为0.8V

    但是您到底在哪里测量了 CLK 信号呢？ 我猜测在引脚上会直接出现更大的尖峰。 (而且、由于新芯片速度更快、短尖峰会足够快地触发触发器。)

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    TI__Guru**** 1546410 points
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    你(们)好

    被测器件的(clk)水平有一点超出规格、

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    TI__Guru**** 1546410 points
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    你(们)好

    通道2是 clk 的信号、通道2是 clk PIN11引脚的直接测量、根据示波器测量结果、时间宽度可能是一致的、但电平确实是在0.5V 时触发的。