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[参考译文] TPLD1201:如何实现307kHz 50%直流5V 逻辑输入信号的200ns 延迟?

Guru**** 1807610 points
Other Parts Discussed in Thread: TPLD1201
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1400758/tpld1201-how-to-implement-a-200ns-delay-for-a-307khz-50-dc-5v-logic-input-signal

器件型号:TPLD1201

工具与软件:

我的客户希望上述输入信号延迟200ns。

这是否可以在 TPLD1201或 TPLD0801上实现?

您能否提供一个用于 InterConnect Studio 展示此内容的演示文件?

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    您好、Walter、

      实现这一点的最接近方法是在延迟模式下使用 PFLT 块、持续250ns 延迟、如下所示

    e2e.ti.com/.../250nsDelay.syscfg

    此致、

    Owen

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    尊敬的 Owen:

    我开始熟悉新的 TPLD 器件、并为不同的延迟选项构建了测试文件。

    以上建议似乎适用于我的文件、但具有时钟延迟的其他选项在仿真中不会产生任何输出...

    我该怎么做?

    e2e.ti.com/.../Test_2D00_Delay.syscfg

    此致、

    Walter

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    您好、Walter

    我还尝试使用延迟块来测试这一点。 这样做的问题在于、数据表中提到有一个元件与板载时钟同步。

    这样做时、我相信延迟会错过信号的时间并会不断重新触发。

    换句话说、在有时间输出第一个上升沿之前、会看到第二个上升沿、从而在宏单元中重新触发。 由于在复位模式下持续保持延迟块、因此这将输出恒定高电平。

    此致、

    Owen