[参考译文] SN74AVC4T774：可转换的最大 SPI 频率是多少。

尊敬的 Pablo：

请注意、该器件的额定输出速度高达380Mbps (190 MHz)、1.8V 输出速度高达200Mbps (100 MHz)、1.2V 输出速度高达100Mbps (50 MHz)。

输入转换上升或下降速率规格指示所有电压电平的最大值为5ns/V。 不建议高于5、因为这会太慢。 而不是10ns/V、最多使用5.  

进一步确保容性负载不会过大。 您可以通过断开连接到 AVC 输出的所有外设/元件来确认、以验证50 MHz 是否正常工作。

有关其他支持、请帮助 阐明所谓的在50 MHz 失败、指定输出端的波形和指示测试点的原理图、谢谢。

此致、

Michael。

抱歉、我犯了个错误、我使用的是 SN74AXC4T774。 该 IC 是否能够处理50MHz SPI 通信？ 从1.2V ~ 3.3V 输入到1.2V ~ 3.3V 输出。

 SN74AVC4T774是否是适合此应用的更好 IC？

此致、

P

尊敬的 Pablo：

感谢您的澄清。

是支持 AXC、而 AVC 是速度更快的器件。 再次建议验证容性负载没有过大、谢谢。

此致、

Michael。

您好、Michael：

我只有1个器件连接到总线、我使用短线、我使用定制 PCB、没有原型板以避免噪声。 我不确定还能做些什么来减少容性负载。 它应该是最小值。  

尊敬的 Pablo：

您能否断开总线并共用通过波形和失败波形以及它们各自的测试点？

此致、

Michael。

您好、Michael：

我是 Martin、Pablo's Collague。

首先、非常感谢您的及时响应。

在这之后、我想就我们所面临的问题补充一些意见。 为了向您提供更好的产品说明、我们的硬件设置包括 NXP MCU、SN74AXC4T774电平转换器和 Mikroe Flash 6 Click 电路板(其中包含  W25Q128JV 闪存)。 尽管如此、我们面临的问题是：到 W25Q128JV 之前、30 MHz 可以完美地读取37.5MHz 外设(W25Q128JV)发送的数据、但当我们将频率增加到 W25Q128JV 支持的50 MHz 时、MCU 接收到的数据会进行1位移位。 您以前是否听说过此问题？ 你有什么建议吗?

非常感谢。

期待听到你的声音。

此致、

Martin

您好、Michael：

我将连接 SPI CLK 的输入和输出信号捕获。 希望他们帮助解决这个问题、同时提供 Martin 的信息

我还想说明的是、如果将 SN74AXC4T774 IC 关闭并短接 AN-SPI 通道、MCU 与 Bn 外设之间的通信在50 MHz 处能按预期正常工作。

尊敬的 Martin / Pablo：

感谢您的澄清。

• NXP MCU 与 AXC 连接的是什么？ 相同的 PCB？
• AXC 连接到闪存是什么？ 相同的 PCB？ 连接器？ 损耗？
• 您是否有方框图或原理图说明？ 例如、连接器、电缆会增加额外的电容。

许多因素可能意味着  MCU 接收到的数据移动了1位、即 MCU、脉冲宽度要求、MCU MCU/MCU VOL 占空比要求、上升/ VOH 下降时间要求、过冲/下冲问题等

• 哪些因素会影响位移？  
• 提供的波形是直接来自电平转换器还是 MCU 作为测试点？  
• 显示的波形似乎适用于输入3.3V 和输出3.3V？ 即相似的电平(有一些过冲/下冲)。 这是输入和输出的预期电压电平吗？ 请分享30 MHz 以阐明对电压电平的影响。
• 所示的波形是通过波形还是失败波形？ 请同时显示这两种情况、例如、未移除 AXC 时50 MHz 故障与移除 AXC 时50 MHz 工作正常。 这可以帮助缩小哪个因素最可能是罪魁祸首,以帮助进一步缩小建议,谢谢.

此致、

Michael。

您好、Michael：

我将随附 SPI 总线的图片打开、发送0x9F 命令(应使用  W25Q128JV ID 编号进行应答)。

这些捕获是在50MHz 和30MHz 的总线开路时进行的。

此致、

P

您好、Michael：

以下是 NXP MCU 功能：

下面是 SPI 连接的方框图：

此致、

P

您好、Michael：

以下是电平转换器输入端(蓝色)的 SCK 部分捕捉、之后是同一信号(天线)：

您好、Michael：

这是最后一项信息。 我将在没有负载和电平转换器的情况下连接 SPI 信号捕获：

我希望这可以帮助您了解为什么它在50 MHz 不起作用

位移可能由传播延迟引起；当 MISO 信号到达主器件时、会延迟两倍于总传输延迟。 相对于时钟信号的偏移可能会变得过大。 (在最坏的情况下、2 × 6ns = 12ns 对应于83Mbps = 41 MHz。)

波形显示的是缓慢的边缘(即、容性负载过高)和反射(即、线路未正确端接)。 该方框图是最终产品的设计吗？ 对于高频信号、试验电路板或长电缆不适用。

您好、Clemens：

我们在环回中连接了 MOSI 和 MISO、因此可以在 MCU 的相应引脚上测量信号的传播延迟、该延迟似乎为~10ns、对于50MHz (20ns 周期) SPI 总线来说太长了。

连接 MOSI 和 MISO 信号并测量信号返回所需的时间后发现、所需时间过长、因此在对总线进行采样的时刻、线路仍然处于低电平(在本例中)、从而导致此位移。

移除电平转换器后、会出现~2ns 的延迟、通信正常。

尊敬的 Pablo：

感谢您的澄清。 您能否帮助确认在扁平电缆|引脚板| Dupont 电缆| WQ5218JV 断开连接时从电平转换器输出的延迟？

此致、

Michael。  

尊敬的 Pablo：

感谢您的澄清。

我们是否知道在没有 扁平电缆|引脚板| DuPont 电缆| WQ5218JV 的情况下、从电平转换器的输出(焊接电平转换器)观察到了多长时间的延迟？  

您也可以 在观察延迟的同时逐个断开连接、以便帮助缩小每个附加连接的含义。

我怀疑 延迟会更短。 这将表明扁平电缆|引脚板| 杜邦电缆| WQ5218JV 增加了过多的容性负载、这会影响延迟、谢谢。

此致、

Michael。