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[参考译文] SN74HCS594:SN74HCS594PWR_Input Clock SRCLK 和 RCLK

Guru**** 1805680 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1430417/sn74hcs594-sn74hcs594pwr_input-clock-srclk-and-rclk

器件型号:SN74HCS594

工具与软件:

您好!

对于移位寄存器部分 SN74HCS594PWR、有两个输入时钟引脚、即 移位 寄存器时钟(SRCLK)和输出寄存器时钟(RCLK)。 有一个串行输入"SER"引脚。

1.当外部源向 SN74HCS594PWR 提供串行数据时、串行数据应该与"SRCLK"或"RCLK"信号同步?

2. SN74HCS594PWR 应该用 SRCLK 还是 RCLK 来锁存输入串行数据?

 SRCLK 和 RCLK 的最大输入时钟频率范围是多少?

4.数据表中提供了两个频率范围、 表6.6中的时钟频率(fclock)以及表6.7中的最大开关频率(fmax)。 SRCLK 和 RCLK 时钟范围应考虑什么参数?

数据表中未提供时序波形、以便了解串行数据写入 SN74HCS594PWR 时需要哪些信号? 请提供任何时序波形(如果可用)。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Shiva:

    1、2。  

    3、4.  

    此信息适用于两个时钟。 至于进行时钟和 fmax、它们具有相同的参数、只是角度不同。

    fclock:一个时钟的最大速度为4.5 V 的100 MHz
    fmax:最小(最小/最慢等)最大频率为100 MHz 和4.5V

    5.  出于某种原因、HCS 设备没有时序图。 此图来自 HC 器件。