工具与软件：
我需要捕获一个上升沿并计划使用 SN74AUC74等快速逻辑器件、因为我在 TI 论坛的其他地方看到、尽管器件未指定抖动性能、但高速、低传播时间(TPP)器件可能具有低抖动。
我需要选通上升沿并计划使用~CLR 引脚来提供选通功能。 当 D 连接到逻辑高电平时、应在 TPP 后的 Q 上表示~CLR 被拉至逻辑低电平后 CLK 上的下一个上升沿。 如果在 CLK 已经为逻辑高电平时将~CLR 拉至逻辑高电平、则稍后 Tprop 中将出现什么状态 Q？ ~Δ V PRE 始终为逻辑高电平。
为了更方便地查看我的问题、我用蓝色字体扩展了函数表、非常感谢 TI 社区提供的帮助：
如果？ = Q0 和？？ = Q0、这就是我需要的结果。 如果不是、是否有任何高速/低 Tprop 器件允许门控并且只会在一个输入的上升沿(例如 CLK)改变输出？
您好、Simon：
当 CLR 为低电平时、器件将输出低电平。 然后、随着 CLR 变为高电平、Q0将为低电平、直到时钟的下一个上升沿。 如果 D 连接至高电平、则器件将在 CLK 转换时输出高电平。 如果 D 连接到低电平、则在该时钟转换器件输出低电平。
在这里的两条蓝线中、CLK 没有转换、CLR 从低电平变为高电平、因此这些状态下的输出将转换为低电平。
如果我正确理解您要求的是什么、我相信您需要的是将 D 连接到高电平、穿过 CLK 最小值的一个上升沿、然后保持高电平状态。 这将有! 对于标准运行、Q be 低电平。 然后、当 CLR 变为高电平时、它将发生变化！ 设置为高电平、以便您执行运算。 然后、通过在 CLK 上有另一个上升沿、器件可以在下一个边沿"复位"。
另一个看起来更直观的选项是在标准运行中将 CLR 保持在高电平、并将边缘绑定以便检测到 CLK。 D 始终为高电平、因此器件将在边沿检测时输出高电平。 然后通过低电平脉冲将器件复位到 CLR 引脚。
此致、
Owen
非常感谢 Owen。 我认为它没有回答我的问题、因此我将尝试使用与您相同的时间图来更好地阐述我的不确定性领域。 在下图中、如果在 CLK 已经为高电平时 CLR 变为高电平、则 Q 将处于未知状态周期？
