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[参考译文] SN74HC374:逻辑论坛

Guru**** 2386620 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1456762/sn74hc374-logic-forum

器件型号:SN74HC374

工具与软件:

我们找到了 TI 器件 CFN320107-R (MPN: SN74HC374DWR)、顶部通道上有两个主体标记" 48CX0CK"和" 48CX1CK" 、但我们发现此器件和所有故障器件的缺陷率约为30%时标记为 Mark" 48CX1CK"、"1"和"0"有何区别?  

但是我收到了以下 TI 中国工程师的反馈:  

 Martin

48CX0CK"和" 48CX1CK 是不同的批次
请与应用团队或在 E2E.ti.com 上讨论如此高的30%故障。
1)板标记48CX0CK 通过。 实际波形以 ICT 调试模式显示。 有关详细信息、请参阅以下屏幕截图
    
 
 2)电路板标记48CX1CK 失败。 实际波形以 ICT 调试模式显示。 有关详细信息、请参阅以下屏幕截图。
   
  
以下是此部件的时间表:
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    请指定与哪个引脚对应的波形。 确保包含时钟、输入和输出。

    请使用更高的原理图分辨率。

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    我们的答复如下:

    ICT 测试 U4失败主体标记为48CX1CK 且 ICT 有8个输出状态测试 U4,我只显示一个输出状态 E1_Q 作为案例研究,当 ICT 测试 E1_Q 失败显示为红色标记时,ICT 测试库设置如下:

    良好单元:

    执行 E1_D_lo
    执行 E1_EVM Toggle_Clock
    执行 E1_EVM Toggle_Clock
    执行 E1_Q_lo

    执行 E1_D_hi
    执行 E1_EVM Toggle_Clock
    执行 E1_EVM Toggle_Clock
    执行 E1_Q_hi

    我们还输入 D1低电平、输出 Q1低电平。

    NG 单元:

    执行 E1_D_lo
    执行 E1_EVM Toggle_Clock
    执行 E1_D_hi

    执行 E1_D_hi
    执行 E1_EVM Toggle_Clock
    执行 E1_D_lo

    我们输入 D1低电平、输出 Q1 变为高电平。  

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    请显示 D、CLK 和 Q 引脚的示波器轨迹。

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    我们进行内部分析,请参阅以下内容:请阅读随附报告。  

    我们对 OK 和 NG 器件进行比较测试、  仿真测试3显示 时钟输入和 ID 输入相同、 但 Q 输出显示差异。  

    注:PASS PART1#、PASS PART2#、RAW PART1#和 RAW PART2#都是正常的单位。
         FAIL PART1#、FAIL PART2#、RAW PART3#和 Raw PART4#都是 NG 部件。  

    e2e.ti.com/.../JS2454_2D00_F_2D00_7045-Failure-Analysis-Report-for-CareFusion.pdf

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    据我所见、CLK 信号具有超过指定 ∆t/∆v 限制的慢速边沿。 这可能导致内部振荡、即芯片会检测到多个时钟边沿。

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    您好、先生/女士:

    请参考下面的测试:我们输入了相同的 D 输入和时钟输入、但 Q 输出不同、请确认原因是什么??  

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    原因是您的输入信号违反了建议的运行条件。 与其他器件相比、某些器件对该误差更敏感。 (在 PCN 20211220003.1中宣布了设计变更。)

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    您好、先生/女士:

    您提到我们的 输入信号违反了建议的工作条件、您能与我们分享您建议的输入信号样本吗?我们可以根据您建议的信号再次进行检查。  

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    您好!

    请参阅以下数据表了解转换率: