[参考译文] CD74HC4046A：相位频率检测器(PFD)噪声性能

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https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1477818/cd74hc4046a-phase-frequency-detector-pfd-noise-performance

器件型号：CD74HC4046A

工具与软件：

尊敬的论坛：

我想问 PC2比较器 HF CD74HC4046A 是否无死区？

PC2具有树态电压输出、并在 PLL 达到锁定状态时(相位差为0度)进入 Hi-Z 状态、生成小芯脉冲后、最好是校正脉冲

也非常小(比逻辑门的 tpd 小~)、确保在整个调谐范围内具有恒定的灵敏度、而不会出现突变)。

74HCT9046A (不再生产) 展现了通过电流输出和内部"向上"和"向下"拉电流/灌电流在短时间内同时导通的技术所实现的"无死区"功能。

尽管 CD74HC4046是一个电压输出器件(然而、FET 电流限制~电流发生器)、但它是否有可能具有类似的功能(抗反冲时间->内部 D 触发器异步复位延迟~ 10..15ns)？因为 TI 文档 SCAA088使用4046A 的 PC2来满足低相位噪声要求。

此致、

Joseph

8 个月前

0 admin 8 个月前

TI__Guru**** 2481465 points

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尊敬的 Joseph：

CD74HC4046 没有此功能来消除死区、因此在某些应用中近端相位噪声可能会降低。 PC2输出只能作为"拉电流"、"灌电流"或"高阻抗"工作。在您提到的应用手册中、通过对相位检测器使用如此低的频率(与数十 ns 范围的死区相比、相位检测器的频率为44.1kHz)来尽可能地降低死区对性能的影响。请告诉我这是否解答了您的问题。

此致、

Connor

0 admin 8 个月前

TI__Guru**** 2481465 points

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尊敬的 Connor：

感谢您的回答！这对我很有用：如果 PFD 基准信号的周期时间远大于内部栅极 tpd ~15ns、那么校正尖峰的噪声降级效应可以忽略不计。在本例中、频率最大为10KHz 、但"N"相当大(~1000)。低频率还可预测小环路滤波器时间常数、从而有效抑制 VCO 不必要的调制。此外、还可以将更高频率的极点添加到基本环路一阶环路滤波器中、以改善更高频率的衰减(~尖峰)。当然、此附加极点应足够高的频率、从而允许将 PLL 环路仍视为标准二阶系统。 SWRA029和 SLAA011b 也是非常有用的参考资料。

此致、

Joseph

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