[参考译文] DRV8350：GLA 在高占空比和更大的 Cgs 中对地短路

大家好、团队成员：

添加故障流程

1. INA 产生极高/极低占空比、极短的下降沿

2.一旦栅极下拉时间达到100ns、INA 会从高电平信号转为下降沿、此时会出现上升电压尖峰。

3、约300nS、栅极具有另一个上拉电压尖峰、VGLS 下拉至2.5V、驱动器报告故障

4.他们测试驱动器引脚、发现低电平 FET 对地短路

他们认为是因为上 FET 和下 FET 在输出驱动器级同时开路、从而导致该故障。

黄色：相电压、蓝色：GLA、红色：VGLS

黄色：INA、蓝色：GLA

您能否查看此紧急问题并向客户提供一些反馈？

谢谢！

Yishan Chen

尊敬的 Yishan：

我们认为发生的情况是、 由于在对低侧栅极发出另一条"导通"命令之前未提供足够的时间使低侧栅极完全关断、因此 GLx 上可能出现绝对最大/最小值违例。

由于占空比非常低、在 发出另一条开启 GLx 的命令之前、从 GLx 至 SLx 的电压无法完全达到0V。  我们认为这是导致损坏的原因、因为在发出新命令再次开启 GLx 时、由于布线的电感、仍然存在灌电流。 Cgs 电容值会增加 GLx 电压达到0V 所需的时间、从而增加实现有效高侧导通所需的最小占空比%。

所以对于客户：请让他们在器件的 GLA 引脚处探测并重复测量。 我们需要 在器件引脚不靠近 MOSFET 的位置测量 GLA 的电压。 另请将探头的接地端置于器件接地端。 我们认为、如果在靠近器件引脚的位置进行测量、我们可能会看到更高的电压尖峰、这可能会损坏器件。

 高侧实际上能够导通的最低占空比%输入是多少？ 高侧输入命令必须足够长、以便为低侧完全关断和高侧导通提供足够的时间。 因此、控制软件不应允许向高侧发送低于最小占空比百分比(高侧实际开启的情况)的高侧发送占空比输入。

低侧也是如此。 客户应确保在高占空比%时、确保低侧有足够的时间实际开启。  

谢谢！

Joseph

要明确所请求的波形、客户是否可以同时提供 GLx、INHx、VGLS 来帮助我们验证我们的理论。  

谢谢！

Joseph

尊敬的 Joseph：

请检查以下更新波形、测量在器件引脚中。

黄色：INA、红色：GLA MOS 侧蓝色：GLA 器件侧

谢谢！

Yishan Chen

尊敬的 Yishan：

感谢您提供波形。

我想询问此问题何时出现：

1. 在正常的设备操作条件下、客户是否会遇到此问题？  

2.是否仅在向 INA 提供非常短的脉冲时的测试条件下才出现此问题？

尊敬的 Jospeh：

这只会在短占空比中发生。

在客户控制算法中、它们不限制最小占空比。 因此、您可以考虑此问题将发生在客户的"正常状况"中

您是否有解决此问题的任何见解？

例如、增加布线宽度、添加一些外部元件？

谢谢！

Yishan Chen

尊敬的 Yishan：

我理解。  

以下是一些硬件修改可尝试解决该问题：

1.增加布线宽度。 我不知道客户的电流布线宽度是多少、但采用更宽的布线可能会对问题有所帮助。

2.我知道您提到客户测试的 Cgs  4.7nF 到10nF。 并且在10nF 时更有可能发生问题。  他们是否尝试使用低于4.7nF 的 Cgs？ 或许较小的 Cgs 值可以解决该问题。 客户可以测试低于4.7nF 的不同值、看看其结果是否更好。

如果硬件修改无法解决问题、那么我建议对最小占空比施加软件限制、以确保正确运行。

谢谢！

Joseph

尊敬的 Joseph：

感谢您的回答。

但是、从测试器件附近 GLA 的波形中我们可以看到、低侧栅极输出引脚没有违反电压。

那么、造成损害的根本原因是什么？

谢谢！

Yishan Chen