器件型号： DRV3901-Q1
您好的团队、
客户提出了一个问题。 客户正在待机状态下进行 nfault 信令检查。
按照数据表中显示的步骤进行操作。 写入 CMD1=80h 后、他们可以看到 nFAULT 引脚被置为高电平。 但它们无法通过 status0 寄存器（位 1）读取相应的状态。 CMD1=80h 后、状态 0 寄存器仍显示 PIN 为低电平。
但是、如果它们在 CMD1=80h 和读取状态 0 寄存器之间添加 10us 延迟、位 1 FLT_PIN_STAT 可以显示相应的状态（引脚高电平）。 为什么？ 如果 CMD1=80h 和 READY 状态 0 寄存器之间存在时序要求、客户应该等待多长时间？
谢谢！
Ethan Wen
尊敬的 Mojtaba：
客户遇到的问题是 nFAULT_PIN_STAT 位状态无法首次刷新到 nFault PIN 状态。 但为了读取该位、在 10us 延迟后刷新至正确状态。 您能仔细检查一下吗？ 我是否可以知道测试中使用的 SPI 模式和 SPI 时钟频率？
以下是客户提供的波形。 在 nFAULT_PIN_STAT 上读取错误状态（未添加 10us 延迟）。 在增加 10us 延迟后、正确的一个是正确的。
Ethan Wen
您好 Ethan
感谢您提供的信息。
如捕获所示、 通过写入以下序列、nFAULT 信令检查工作正常。
SPI CLK 频率为 1MHz。 客户 SPI CLK 频率是多少？
此致
Mojtaba.
尊敬的 Ethan：
我已经在 5MHz 测试了 SPI 时钟、并按预期运行。 客户的数据代表两个不同的 THI_nSCS 值。 该器件的最小值为 2µs。 使用 GUI 在 EVM 上调整此时序并不简单。
尊敬的 Ibinu, Mojtaba,
很抱歉延迟响应。
客户刚刚联系我、他们在其他项目中也发现了同样的问题。 这两个工程的原理图几乎相同。 但这种现象略有不同。 捕获 nFAULT 引脚、切换至低电平。 但仍从寄存器读取高电平。 在这种情况下、10us 延迟时间不够、这会将延迟时间增加至 20us。 您可以找到如下所示的波形。
请检查并建议后续步骤。
SPI 时钟为 5MHz、THI_NSCS=5us。 (CH1=nSCS、CH2=CLK、CH3=SO、CH4=nFAULT)
要回答您的问题、
-这是在客户电路板上看到的问题、您能否分享电路板详细信息以供我理解
是的、发生在客户电路板上。 我正在检查它们是否可以共享原理图。
-仅在一个器件上看到了此问题、或者客户尝试了多个电路板
也可以完全再现。 但客户提到、SPI 时钟频率越高、就越容易出现这个问题。 500kHz 频率没问题。 5MHz 会有问题。 但他们没有尝试 1MHz、2MHz。
-您提到状态会在 10us 后刷新。 如果延迟 10us、它是否正常工作。 您能澄清一下吗？
是的、添加 10us 延迟就可以了。 但问题在于、对于不同的工程、这种延迟时间可能不同。
谢谢！
Ethan Wen
