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[参考译文] DRV8245-Q1：tSCLKh/l 时序要求

admin
Guru**** 2939240 points

Other Parts Discussed in Thread: DRV8245-Q1

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/motor-drivers-group/motor-drivers/f/motor-drivers-forum/1640458/drv8245-q1-tsclkh-l-timing-requirement

器件型号： DRV8245-Q1

您好的团队、  

我有一个关于 DRV8245P-Q1 的 SCLK 时序的快速问题。 数据表指定了 SCLK 最小周期、SCLK 最短高电平时间和 SCLK 最短低电平时间。 您能否确认 SCLK 信号是否有任何额外要求（例如，高电平时间必须大于实际 SCLK 周期的 45%）？ 或者、假设只要高电平和低电平脉冲宽度超过 50ns、SCLK 时序就有效、也是正确的。

 

此致、

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    TI__Guru**** 2939240 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Shinji：

    只要高和低脉冲宽度超过 50ns、SCLK 时序就有效、这是正确的。

    这是正确的、此规格主要用于在 SCLK 高电平/低电平周期结束之前为 SDO 电压留出足够的上升/下降时间并稳定下来。   DRV8245-Q1 对 SCLK 占空比没有要求。唯一的要求是 SCLK 的高电平和低电平时间大于 50ns。

    此致、

    Joshua