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[参考译文] DRV8350:GHx 至 SHx 绝对最大电压

Guru**** 2455560 points
Other Parts Discussed in Thread: DRV8350

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/motor-drivers-group/motor-drivers/f/motor-drivers-forum/1315602/drv8350-ghx-to-shx-absolute-max-voltage

器件型号:DRV8350

我的设计会在 GHx 上产生相对于 SHx 的短负瞬态、该瞬态超过数据表中的绝对最大值(-0.3V)。 我知道此额定值是为了保护齐纳二极管、但 无法找到有关此二极管可靠吸收多少能量的任何信息、 或有关此二极管和栅极驱动 FET 体二极管的电容和反向恢复并联的任何东西、以判断它是否导通。 您能提供更多细节吗?

更一般地说、我不明白使用 此栅极驱动器的任何合理设计如何 避免超过 -0.3V 规格。 状态机仅在关断第一个可灌入100 mA 的 FET 时应用 I_HOLD (在 SHx 以下是否也适用?)。 如果一个外部 FET 通过100 mA (最小设置)的任何东西关断、看起来该齐纳二极管或栅极驱动 FET 的体二极管必须导通。 在 米勒平坦区域期间(在关断期间发生、取决于电流流入/流出半桥的方向)、被关断的外部 FET 的栅极有100 mA 从其流出的外部 FET 的 C_gd 流出。 这 意味着将另一个外部 FET 的 V_GS 保持在0V、需要从其 C_gd 中拉取相同大小的电流、如果外部 FET 相同、则电流大小也相同。  I_HOLD 不足以灌入足够的电流来将其保持在0V、因此必须导通其他器件。 (实际上 C_gd 随 V_DS 而变化、因此在 V_DS 转换结束时更糟糕。)

我看到了关于这个问题的其他几个主题、但我不确定如何处理、因为这些主题似乎都没有陈述可以实现的安全最大额定值。

以下是 栅极驱动器附近的电压示例(GHx 相对于 SHx、带接地弹簧的单端无源探头、受测器件依靠电池电源悬空、500 MHz 示波器和探头):

这是针对300 mA IDRIVE (全部4个)、它足够慢、可以在它打开第二个 FET 时刚好达到 TDRIVE。 我想增加电流以加快开关速度、但这往往会进一步超过绝对最大额定值、因此我不确定这是否会造成损坏。

我的设计使用2个 并联的 IPTG014N10NM5 (全部3相共12个 MOSFET)。 对于每个单独的 FET 栅极、我都有一个1欧姆的栅极电阻器。 这个例子是300A 电流流入相关的半桥、因此低侧 FET 的关断会向高侧 FET 的体二极管进行换向。

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    嘿、Brian、

    我将在下周提供反馈。

    此致!
    阿克沙伊

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    嘿、Brian、

    感谢您问这个问题。 低于 ABS 最小值规格将导致前置驱动器 FET 开始导通。 的绝对最小值违例程度取决于布局、必须遵循良好的电路板设计策略以限制寄生效应的影响。

    您是否能够在单个示波器捕获中测量 GHx 转 GND 和 SHx 转 GND? 一个带有零的对齐、一个带有一定的间隔、可以看到整个画面。

    此致!
    阿克沙伊

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    尊敬的 Akshay:

    此处是我的布局所请求的最坏相位测量值(与我的初始帖子不同、这篇帖子显示的是原始测量方法大约为-2.5V)。 通道1为 GHx、通道2为 SHx、数学波形为 Ch1-Ch2。 请注意、 由于探头和示波器通道不匹配、该差异约为0.5V 太高(请参阅最后一幅图像进行参考)。 显示底部时间刻度(在"D"后面)。 第一类放大可以通过在两个通道上施加46V 偏移放大波形的相关部分:

    此外、还有0V 电压带来的整体结果(数学因为噪声太大而无法使用):

    这里是 SHx 上的两个探头采用的相同设置、表明高频 CMRR 非常好、但存在0.5V 直流失调电压:

    总体而言、我的设计违反数据表规格的程度比我预想的要小(感谢这里提供给我的假设检查提示)、但仍然远远超出预期。

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    嘿、Brian、

    感谢屏幕截图。 从第一种情况来看、电压骤降似乎小于-1V、这超过了 DS 建议值。 很多此类绝对最大值违例可能源于布局选择、这会增加寄生效应、从而导致更差的违例。 您是否看过我们的电机驱动器布局指南?

    https://www.ti.com/lit/an/slva959b/slva959b.pdf

    此致!
    阿克沙伊

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    是的、我已经阅读过这些、以及其他各种指南。 我看不出如何满足这个规范,不管布局,原因在我的原始文章中说明。 您能不能就我最初提出的关于外部 MOSFET 的栅极中的电荷应流向何处的问题发表意见?

    我使用制造商提供的 MOSFET 模型以及所有寄生电感和电容进行了 ltspice 仿真。 它似乎与我通过 FET 和旁路电容器在环路中测量的电感约为1纳亨、在栅极驱动器-源极环路中测量的电感约为0.5 - 1.0纳亨相符。 数百皮欧姆的寄生电容变化不大。 如果我移除栅极上的电容、并将栅极驱动器-源极环路中的电感更改为数十皮安、以仿真近乎完美的布局和 FET、则过冲和振铃会消失、但栅极驱动器中仍有80 mA 峰值、 我认为这会违反该电压规格(尽管数据表中没有有关 I_HOLD 中高侧栅极驱动输出阻抗低于地电平的信息、因此很难说我的模型有多精确)。

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    嘿、Brian、

    我将在下周与我的团队讨论该问题、并希望在本周晚些时候提供最新情况、

    此致!
    阿克沙伊

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    您好、Brian、

    我想、GHx-SHx 负瞬态由 Cgs 分压器决定。 我会尝试在每个 MOSFET 的栅极和源极之间添加10-22nF MLCC。

    此致、

    格雷戈尔茨  

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    感谢您的建议、但我已经 处于 I_GATE_HS 和 I_GATE_LS 的最大值、因此无法在其中添加电容。

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    在 GHx 和 SHx 之间靠近 DRV8350放置的一些高速肖特基二极管、例如 PMEG3010AESB、应该会显著限制这些瞬变、但肯定不会低于-0.3V 的电平。

    此致、

    格雷戈尔茨

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    嘿、Brian、

    外部 MOSFET 的栅极中的电荷应该流向何处?

    电荷从栅极传递到源极。

    您只会在 FET 开启时看到负瞬变?

    此致!
    阿克沙伊

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    不可以、正如我在原帖中所说的、我在 低侧 FET 的"turn"时看到了这一点。

    我知道有一个栅源电荷。 当 低侧 FET 关断并压摆电压时(因为电流会 流入 半桥)、必须从高侧 FET 的栅极中移除此电荷。 我不明白栅极驱动器应该如何在满足此绝对最大额定值的同时做到这一点。 栅极驱动器中唯一执行此操作的元件(基于 数据表和应用手册中的方框图)是齐纳保护二极管 和灌电流 FET 的体二极管、它们需要超过 -0.3V 才能传导足够的电流、 从而违反该绝对最大额定值。

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    嘿、Brian、

    我的目标是在本周结束前提供反馈。

    此致!
    阿克沙伊

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    嘿、Brian、

    根据发送的波形、GH 和 SH 似乎上升到漏极电压(栅极未导通)、LS FET 正在关断(基于所提供的信息)。  

    看起来当 GHx 和 SHx 处于悬空状态时、源极的上升速度似乎快于栅极、或者换句话说、似乎是栅极落后于源极。 这会导致负的绝对最小值 GHx - SHx 规格违反。

    iHold 电流(100mA)应在此期间使该栅极保持关闭状态。 在使用此器件的大多数应用中、我没有看到导致此问题的 Ihold 电流缺乏。

    我怀疑的是 GHx 上有寄生栅极至 GND 电容、导致上升时间更长。

    如果您可以共享布局、我可以提供有关该布局的反馈。

    此致!
    阿克沙伊

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    尊敬的 Akshay:

    感谢您的答复。 但我不是很关注。 我认为 MOSFET 本身的 C_gd 足以导致此问题(在电气上相当于您提到的寄生电容、但它与布局无关)。 对于我的 MOSFET、V_ds 为4V (因为低侧正在完成其关断)、数据表中的图形显示: c_iss = 31600 pF、C_OSS = 4000 pF、C_rss = 1000 pF。 这对应于:C_gd = 1000 pF、C_DS = 3000 pF、C_GS = 31500 pF。 这意味着 C_DS / C_GS 分频器为10.5:1、这意味着 随着 V_DS 从8V 变为0V、我预计会出现-0.76V 的变化、这超过最大值。 (50 mA 的 I_HOLD (半个(对于一个 MOSFET)的25 mA 贡献 (请记住、它是拉出电流、不是灌电流))在大约15微秒内所需的时间可以忽略不计。) 很显然、这是一个非常近似的计算、仅表示 V_DS 转换结束、将其在整个曲线上积分会产生更负的电压。

    此外、自本线程开始以来、我 使用 Infineon 的 MOSFET 模型建立了一个 LTspice 仿真。 即使我将所有寄生电感和电容设置为0、也会表现出类似的行为。 (实际上、产生与我的测量值匹配的波形的寄生电感显著减小了栅极驱动器的负尖峰)。 我还没有对任何寄生栅极接地电容建模、这是显而易见的。

    这里是电感为0的仿真图。 它达到-4.2V:

    这里还有一个具有电感的电感、 可以产生与 我的测量值接近的波形。 它仅达到-2.1V:

    这是我的模型、供参考。 我仅对两个 MOSFET 中的一个进行建模、因此电流源是 DRV 数据表值的一半。 请注意、我已经将 MOSFET 模型本身内部的所有寄生电感设置为0:

    下面是一份模型的副本、如果您想要自己进行实验:
    e2e.ti.com/.../sresc_5F00_turnoff.zip

    我认为在我的设计中、高侧栅极和接地之间的寄生电容非常小。 我进行了一些权衡、以最大限度地减少总线电容器的电感、但通过对在接地多边形上作为带状线的布线部分进行建模、我得到了1.6 pF 的电容、与 MOSFET 本身的电容相比、该电容似乎可以忽略不计。 侧耦合稍微多了一些、但它也不到几皮法、与两个 MOSFET 本身之间的2000 pF 相比、这似乎微不足道。

    以下是最接近栅极驱动器的相位所需的所有层:







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    嘿、Brian、

    这取决于布局。 我将在下周回顾并提供反馈。

    此致!

    阿克沙伊

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    您好、Akshay、有任何更新吗?

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    嘿、Brian、

    很抱歉耽误你的时间。 她似乎已经完全沉浸在性欲海洋里了。 我将在本周回顾一下。 对于布局、是否可以共享 Altium 文件以更清晰地检出轨迹/标签?

    在布局中、哪个相位的绝对最大值违规最大?

    此致!

    阿克沙伊

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    嘿、Brian、

    只是想提供一份更新、我正在与我的团队讨论此主题、但需要更多时间进行调查。

    请查看以上布局文件申请。

    此致!

    阿克沙伊

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    尊敬的 Akshay:

    我将使用 Horizon EDA 来设计此电路板。 如果您让我知道如何操作、我可以与您私下分享项目文件。 我还可以分享 Gerber 或 odb++形式的布局、但我不确定它对您有多大用处。

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    嘿、Brian、

    不确定我能否在 Altium 上打开 Horizon 文件。  在布局中、哪个相位的绝对最大值违规最大? 这是之前发送的布局中显示的内容吗?

    另外、我明天还会有一个会议与我的团队讨论这一点。

    此致!

    阿克沙伊

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    以下是原理图的相关部分、如果有用:
    e2e.ti.com/.../power-schematic.pdf

    I shared 的布局是距离栅极驱动器最近的相位、与绝对最大值的冲突最小。 其他  元件的布局完全相同、您可以看到布线从栅极驱动器上升和下降到它们。

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    嘿、Brian、

    我想在 E2E 上超过 PM 联系。 请接受连接请求。

    此致!

    阿克沙伊