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[参考译文] DRV8350:具有3个从器件的 SPI 总线上出现异常行为。

Guru**** 2455560 points
Other Parts Discussed in Thread: DRV8350

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/motor-drivers-group/motor-drivers/f/motor-drivers-forum/1333738/drv8350-strange-behavior-on-the-spi-bus-with-3-slaves

器件型号:DRV8350

     背景:

  • 我是一家协作机器人公司的一名设计工程师、该公司广泛使用 TI 产品。
  • 然而,我面对的是一个严重的问题,详见下文,我希望能在时间紧迫的情况下,迅速作出回应,协助我处理此事。
  • 相关的 SPI 总线用于与三个从器件进行交互、这三个从器件分别是两个 H 桥驱动器(DRV8350:数据表)和电机轴上的编码器(ICMU150)。 主站为 STM32H730IBT6。
  • 编码器位于单独的 PCB 上、两个栅极驱动器位于主器件周围的单独 PCB 上。
  • SPI 总线通过线束路由到编码器、而到栅极驱动器的路由是通过板对板连接器。
  • 时钟在总线空闲状态期间配置为低电平。
  • 未选择从器件时、nCS 为高电平。
  • 如果所述的从器件未被选择、则编码器的从器件输出(SDO)为高阻态。
  • 未选择时、两个栅极驱动器的 SDO 会被拉高至5V

    可在此处找到该原理图: 原理图

    问题:

  • 当线束连接到编码器时、会从栅极驱动器输出错误的值。  图像:附件 A
  • 此外、在总线空闲状态期间、时钟和 MOSI 线路看起来为~2V。
  • 我最初的怀疑是电容、但时钟和 MOSI 线路始终不会从2V 电平放电。
  • 当编码器的 SPI CLK 断开时、正确的寄存器值会在时钟沿从栅极驱动器输出。
  • 此外、在总线空闲状态下、时钟接地。
  • 请参阅 IMG:附件 B
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    嘿、Rohit、

    1)您能否说明每个波形标签是什么?(例如、 黄钟等)

    2)附件 A 与附件 B 之间的测试有什么区别? 编码器未连接和 B 连接编码器或两者都不正确时的行为是否正确?

    3) 3)您提到当两个 DRV 都已连接但编码器未连接时、输出是正确的。 您是否测试了在连接编码器但连接了 DRV 时通信是否正确?

    此致!
    阿克沙伊

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    您好 Akshay、  

    1.黄色:时钟
       蓝色:DRV8350 nCS
       紫色:MISO
       绿色:MOSI
    2.是的,当连接到编码器的 SPI 时钟断开时,A 行为是正确的。
    3.是的,在这种情况下,沟通是正确的。
       

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    嘿、Rohit、

    我将对此进行回顾、并致力于在下周提供反馈。

    此致!

    阿克沙伊

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    您好、我找到了解决方案。  
    解决方案:  
    -> DRV8350只能在 SPI 模式1下工作。(时钟空闲极性=0、在 CLK 下降沿采样数据)
    ->栅极驱动器的逻辑高电平阈值是1.5V。
    ->在我的系统上,由于高电容,总线处于闲置状态时,时钟线的电压为1.8V-2V。
    ->由于上述原因,我启用了微控制器的内部下拉功能,以便在空闲状态下拉总线。
    结果:
    ->从从从属设备获得预期数据。
    您能告诉我、上述思考过程对您是否合理吗?
    此外、您能否告诉我在非芯片选择(nCS)的下降沿之前时钟是否需要稳定的最短保持时间?

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    嘿、Rohit、

    数据会在 SCLK 下降沿被捕捉、并在 SCLK 上升沿传播。 因此、在您之前的案例中、时钟较高、从而导致了该问题。

    ->栅极驱动器的逻辑高电平阈值是1.5V。 ->是、1.5V 是逻辑高电平的最小值

    请参阅下图以了解 SPI 时序  

    很高兴听到您能够获得正确的通信。

    此致!
    阿克沙伊

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    您好 Akshay、  
    我需要大家澄清一下、然后才能最终解决这个问题。 我需要回答两个问题、下面将详细说明这两个问题。

    1.当芯片选择高电平时、时钟保持低电平是硬性要求吗?

    我在数据表中找不到上述问题的答案、您能否向您的团队核实一下?

    2.是否硬性要求时钟在芯片选择的下降沿保持低电平?

    同样、我在数据表中找不到上述问题的答案。

    此致、  

    Rohit Nandan。

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    嘿、Rohit、

    1. 芯片选择高时、时钟必须保持低电平是硬性要求吗?

    是的、在 nSCS L 到 H 或 H 到 L 转换期间、为了实现有效的事务、时钟必须为低电平。

    2. 是否硬性要求时钟在芯片选择的下降沿保持低电平?

    当 nSCS 为高电平时、SCLK 上的任何信号都将被忽略。

    此致!

    阿克沙伊