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[参考译文] MCF8329EVM:"APP_RESET"故障实际上指示什么?

Guru**** 2387060 points
Other Parts Discussed in Thread: MCF8329A, MCF8329EVM
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/motor-drivers-group/motor-drivers/f/motor-drivers-forum/1477456/mcf8329evm-what-does-an-app_reset-fault-actually-indicate

器件型号:MCF8329EVM
主题中讨论的其他器件:MCF8329A

工具与软件:

我一直使用 MCF8329A 栅极驱动器开发 ESC、目前正在使用 MCF8329EVM 作为 Motor Studio 和我的 ESC 之间的桥接器(方法是移除 SCL 和 SDA 连接上的跳线、并将 ESC 上的 i2c 线路连接到 MCU 侧引脚)。 但是、当我尝试开始旋转我的其中一个潜在目标电机时、电机经常几乎立即停止、Motor Studio 显示"app_reset"故障。 为了描述"经常":它可能连续10次正常启动、或者可能在启动一次之前抛出5次故障。 如果我使用 MCF8329EVM 中内置的 ESC 电路旋转同一个电机、则系统工作正常。

我想知道实际知道哪些事件序列会导致应用程序复位故障。 可能是 MCF8329A 欠压? MCF8329A 与运行 Motor Studio 的机器之间的通信中断? Motor Studio 本身存在一些软件问题(不太可能、因为它只是在连接到我的 ESC 时才会出现故障)? 导致应用出现错误的格式错误的 i2c 指令?

我尝试过的:

  • 假设它可能与周期的开环部分中的噪声有关、我尝试减小开环加速系数。 使用 EVM 中内置的 ESC、a1=50和 a2=1000的系数很有效。 借助我一直开发的 ESC、如果将 A1设置为25、50、75或100、并且将 A2设置为0 (在 A1=25时的最高成功率)、我有时可以使电机旋转。
  • 我 在栅极驱动器的 Vreg 线路上看到一些噪声(大约每20us 产生200ns 的40MHz 纹波)、即引脚2 、因此我添加了一个额外的0.1uF 去耦电容器、与我已经有的2.2uF 去耦电容器并联。 现在该噪声似乎是80MHz 纹波、而 ESC 可能会更一致地旋转电机。
  • 当应用程序复位故障发生时、输入电源轨(48V)上不会出现可察觉的噪声
  • 我 使用的是3.3V 稳压器、而不是通过其自己的 AVDD 电源轨运行 MCF8329A。虽然稳压器的输入 端看不到噪声、但引脚2上可见的噪声似乎在稳压器的输出端可见。
  • 我已经确认 引脚2上的噪声是在相同的振幅和频率下发生、无论电机是否开始正常旋转、这向我表明这是无关的。
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    尊敬的 John:

    感谢您的咨询。 当直流电源电压降至 MCF8329A 的 UVLO 以下且器件复位时、通常会导致 APP_RESET。 由于您认为直流轨是稳定的、我将不得不进一步调查此问题、请给我时间、直至2月24日再联系您。

    此致、
    Sachin S.

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    Sachin 您好、感谢您的调查。 在数据表的第13页、我看到 Vreg、Vdvdd、Vpvdd、Vgvdd、Vbst、 和 Vavdd 的"POR"阈值。 以下任何下降是否会导致 APP_RESET、且持续时间超过列出的抗尖峰脉冲时间?

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    John、您好!

    我确信 PVDD 欠压会导致 APP_RESET。 至于其他方面、我正在查看 GUI 的代码来找出它。

    谢谢。此致、

    Sachin S.

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    Sachin 你好。 有任何相关更新?

    此外、一些添加的上下文:根据 MCF8329A 数据表、正常实现是将 AVDD_OUT (引脚26)路由到 VREG (引脚2)。 AVDD_OUT 是在芯片内部 PVDD 线路产生的3.3V 电源轨、因此 PVDD 的压降也会导致 VREG 压降(似乎根据我所能说的内容为芯片的逻辑部分供电)。 我之前看到过稳定性问题、因此在我的电路板的电流版本中、我有一个外部3.3V 稳压器、该稳压器具有额外的电容为 VREG 引脚供电。 考虑到该设置、PVDD 引脚是否可能是导致 APP_RESET 的罪魁祸首、或者我是否应该特别研究 VREG 引脚? 或者、其他电压轨(Vdvdd、Vgvdd、VbstA、VbstB、VbstC)是否属于问题的一部分?

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    尊敬的 John:

    您是对的、VREG 可为芯片的逻辑部分供电。 如果发生 VREG_UVLO 事件、则器件将其视为关断。 上电时我们预期使用 APP_RESET。 您能否验证 PVDD 和 VREG 线路、以查看是否出现任何可能导致器件复位的 dip?

    谢谢。此致、

    Sachin S.

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    你好、Sachin、我有一些突破。 每个相桥臂的高侧漏极和低侧源极之间的电容器(数据表上的 Chsd_LSS)与其他外部电源相电路一起标记为可选、因此我提供了一个封装、但仅在建立基线功能后计划使用它们进行测试。  

    不过、我最近意识到该 EVM 包括 Chsd_LSS 电容器、尽管它省略了所有其他外部电源相电路。 我已经从默认10nF 开始、并将调整该值、但我的 ESC 现在的工作效果与 EVM 的工作效果一样好。

    感谢您的帮助、

    John Potts