Other Parts Discussed in Thread: MSP430F67771A
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器件型号： MSP430F67771A
我的产品使用两个 需要保持同步的 MSP430F67771A。 因此、我有一个 32768Hz 晶体振荡器为 XIN 引脚提供基准时钟。 我使用 FLL、FLLD = 1 且 FLLN = 488。 因此、我预计 DCO 频率为 32768 * 488 = 15.99MHz。
DCO 频率非常接近 15.99MHz；但是这两个器件不会保持同步。 如果我计算很长一段时间内的 DCO 周期数和 XIN 周期数、我会发现比率并非恰好为 488（在测量的器件上约为 488.4）。 这是令人惊讶的、因为方框图 (slau390f 图 1.1) 显示了一个 10 位频率积分器、它按基准时钟递增、按分频后的 DCO 时钟递减。 如果环路包含积分器、则长期频率比将恰好为 FLLN/FLLD。 因此、我怀疑该图不是 FLL 实现的准确表示。
1]是否可以配置 FLL 以保持精确的整数长期频率比？
2]如果没有、那么使用更高的外部基准频率（例如 4MHz、FLLD = 1、FLLN = 4） 是否）是否有帮助？
3]请提供有关 FLL 环路滤波器工作原理的详细信息。
