Other Parts Discussed in Thread: MSPM0G3507
器件型号： MSPM0G3507
尊敬的 TI 团队：
我正在使用 MSPM0G3507、希望实现与 Renesas MCU ECC 诊断流程类似的 RAM ECC 自检。
在 Renesas MCU 上、自检可以通过使用 ECC 旁路/测试写入模式特意创建真实的 SRAM ECC 错误：
1.将正常数据写入 SRAM。
2.禁用 ECC 检查或启用 ECC 旁路/测试模式。
3.修改 1 位或 2 位 SRAM 数据、而不更新 ECC 综合征。
4. Re 启用 ECC 检查。
5.读取 SRAM 地址以触发 ECC 解码器。
6.确认检测到 1 位可纠正错误或 2 位不可纠正错误。
对于 MSPM0G3507、我发现以下 SYSCTL 状态/软件设置事件：
- SRAMSEC
- SRAMDED
- SysCtl_ISET_SRAMSEC_MASK
- SYSCTL_NMIISET _ SRAMDED_MASK
- SYSCTL_NMIIIDX_STAT_SRAMDED
我可以使用这些寄存器强制设置 SRAMSEC/SRAMDED 事件路径、但这只验证事件/NMI 处理路径。 它不会产生真实的 SRAM 数据/ECC 综合征失配。
我的问题是：
MSPM0G3507 是否支持任何官方方法来注入真实的 SRAM ECC/奇偶校验故障以进行诊断自检？
具体来说：
1. SRAM 是否有 ECC 旁路模式、ECC 测试模式或综合征写入模式？
2.固件是否可以有意创建 1 位可纠正的 SRAM ECC 错误？
3.固件是否可以有意创建 2 位不可纠正的 SRAM ECC 错误并触发 SRAMDED/NMI？
如果不支持真正的 SRAM ECC 故障注入、是否要使用 SYSCTL_ISET_SRAMSEC_MASK 和 SYSCTL_NMIISET SRAMDED_MASK 来验证 ECC 事件处理路径？
SDK 版本：MSPM0 SDK 2.10.00.04
诊断库版本：mspm0_diag_lib_1_00_15
工具链：IAR Embedded Workbench for Arm 9.50.2
谢谢你。
