[参考译文] MSP430F5324：在MCLK上在1.5MHz和2.0MHz之间切换

根据您的反馈，客户似乎能够让事情半完整地运作。 我们遇到了一个新问题(无法详细了解为什么需要切换)。

不，当客户在IAR环境中运行他的程序时，一切正常，但当他独立运行时，其输出不相同。  代码是在设备进入睡眠模式时等待循环中断。 在循环过程中，接收到50个中断。 当我们使用IAR实现代码时， 每次发生中断时，MCLK都会被激活('correct behaviour (正确行为)'-请参阅附件)。 当我们单独运行它时，情况并非如此('incorrect behavior'-请参阅附件)。 在所附图像中，Channel0表示ACLK，Channel1表示MCLK，而Channel2表示中断脉冲。

我们所看到的内容是否与已经讨论过的内容有关？ 您以前见过这种情况吗？

不正确的行为-  

正确行为-  

您好，Jace：

Ali提供了更多信息。 似乎他已经实施了与您建议的内容接近的内容。

在日常工作中，他最初将MCLK设置为2MHz，然后将TimerB设置为31个脉冲。 接着，他启动ACLK，启用WFP 2.7 中断线路，等待ACLK的下降边缘中断CPU。 在通过2.7 ACLK中断CPU后，他将定时器B设置为1.2毫秒或2.2毫秒的延迟。

他认为问题的原因可能是他如何将CPU置于低功耗模式。 这就是他所看到的：

1) 如果他在第46行和第86行中设置SCG1，则只接收与原始31个ACLK脉冲相关的4-5个脉冲：

2) 如果他重置第46行中的SCG1并在第86行中再次设置它，他在第一位中接收到30个脉冲，而在以下位中只接收到24个脉冲：

3) 如果重置行46 (类似于下面代码中的行50)和行86 (实际上是下面代码中的行94)中的SCG1，则每位将接收30个脉冲：

第三种设置是可以接受的，但DCO在位内被激活，电流消耗较高。 他认为，如果不设置SCG1，DCO将被激活，这也是高电流的原因。 是这样吗？ 您能否评论一下我们可能做错了什么？ 如果您仍需要时间图，我也可以请求。

代码如下：

检查计时器：
;初始化DCO至2.0 MHz
BIS.w #SCG0，SR ;禁用FLL控制回路
CLr.w &UCSCTL0 ;设置尽可能低的DCOx，MODx
MOV.w #DCORSEL_3，&UCSCTL1 ；4.9 MHz标称DCO

MOV.w #FLLD_1 + 51,&UCSCTL2；将DCO乘法器设置为2.0MHz

；(N + 1)* FLLRef = Fdco
；(51 + 1)* 3.8912万 = 2.0 MHz
;设置FLL Div = fDCOCLK
BIC.w #SCG0，SR ;启用FLL控制回路

；当DCO范围位已完成
时，DCO的最坏情况下稳定时间；更改为n x 32 x 32 x f_FLL_reference。 有关
优化，请参见5xx UG中的UCS章节。
；32 x 32 x 2.45 MHz/ 3.2768万 Hz=7.6563万= MCLK周期，以便DCO稳定下来
无操作
MOV.w #0x63AF，R15
Delay_L3 add.w #0xFFFF，R15
jc Delay_L3

;循环直到XT1，XT2和DCO稳定
DO_WHILE4 BIC.w #XT2OFFG + XT1LFOFFG + DCOFFG，&UCSCTL7
;清除XT2，XT1，DCO故障标志
BIC.w #OFIFG，&SFRIFG1 ;清除故障标志
bit.w #OFIFG，&SFRIFG1 ;测试振荡器故障标志
jc 做什么4.


BIS.B #BIIT2,OPMODE
；设置Xmit标志
MOV #59,R4；

MOV &TB0R，R15 ;当前计时器计数为R15;

；; 将定时器设置为31次脉冲。
;
CHK_TIMER0：
添加 #1Fh，R15 ;将31添加到当前
MOV R15，&TB0CCR2 ;移动以比较REG #2
MOV #0010H，&TB0CCTL2；启用COMPARE2中断

BIS.B #BIT0，&P1SEL ;设置ACLK

CLL.B &P2IFG
；CLR P2 Interflags
BIS.B #BIT7,&P2IE
；启用WFP 2.7 中断(为NEG XISION设置)
；A线路46
； MOV #0058H，SR ；低频率等待WFP 2.7 INTERR或
MOV #00D8H，SR ；低频率等待WFP 2.7 INTERR或
无操作 ; COMPARE2中断
;`2.7 中断向量到'P2INTR'
`CMP2向量间向量到"三丁二氧化三"

;P2INTR的RTI返回休眠状态
;低功耗模式。
;TBINTX的RTI在启用OSC的情况下返回
CLR B &P2IE

CLR B &P2IFG


BIC.B #BIT0，&P1SEL；从输出中删除ACLK (输出=0)

12月R4 ;少一点
CMP #57，R4
JHS CHK_TIME2
；否


RLC.B Buffer +6;
将缓冲区旋转左侧一位
RLC.B缓冲器+5 ;..
RLC.B buffer+4；..
RLC.B buffer+3；字符串旋转.MSBIT以携带
RLC.B缓冲器+2 ;..
RLC.B buffer+1；..
RLC.B buffer+0；..

Jnc CHK_TIME2


添加 84号，R15
JMP CHK_TIMER3


CHK_TIMER2：添加
#2DH，R15

CHK_TIMER3：MOV
r15,&TBCCR2;移动以比较REG #2 (INTR已启用)
;B行86
； MOV #0058H,SR；低频率等待COMPARE2中断
MOV #00D8H,SR；低频率等待COMPARE2中断
无操作 ；
;已删除具有LO FREQ模式的CMP2内部RTI


TST R4；是否所有位都移出？
JNZ Chk_TIMER0；否
；是的
CLR &TB0CCTL2；禁用Comp2中断
BIC.B #BIIT2,OPMODE；清除Xmit标志
；
;将DCO时钟设置回1.5 MHz。
;
；初始化DCO至1.5MHz
双宽 #SCG0，SR ;禁用FLL控制回路
CLR &UCSCTL0 ;设置尽可能低的DCOx，MODx
MOV (室上性 #DCORSEL_3，&UCSCTL1 ；3.0 MHz标称DCO
MOV (室上性 #FLLD_1 + 38,&UCSCTL2；为2.45MHz设置DCO乘法器
；(N + 1)* FLLRef = Fdco
;(74+1)*3.2768万=2.45MHz
;设置FLL Div = fDCOCLK/2
带 #SCG0，SR ;启用FLL控制回路

；当DCO范围位已完成
时，DCO的最坏情况下稳定时间；更改为n x 32 x 32 x f_FLL_reference。 有关
优化，请参见5xx UG中的UCS章节。
；32 x 32 x 2.45 MHz/ 3.2768万 Hz=7.6563万= MCLK周期，以便DCO稳定下来
无操作
MOV.w #0x63AF，R15
Delay_L9 add.w #0xFFFF，R15
jc Delay_L9.

;循环直到XT1，XT2和DCO稳定
;DO_WHILE2 BIC.w #XT2OFFG + XT1LFOFFG + XT1HFOFFG + DCOFFG,&UCSCTL7
DO_WHILE8 BIC.w #XT2OFFG + XT1LFOFFG + DCOFFG，UCSCTL7
;清除XT2，XT1，DCO故障标志
BIC.w #OFIFG，&SFRIFG1 ;清除故障标志
bit.w #OFIFG，&SFRIFG1 ;测试振荡器故障标志
jc DO _while8
RETA
；.. 

再次感谢您与我们一起帮助解决此问题！

-Amanda