[参考译文] MSP430FR2111：P2.7/TB0CLK/XIN 引脚上的阻抗

尊敬的 TheGhostOf：

我喜欢这个名字。  

有关32KHz 振荡器的唯一文档将位于系列用户指南中。  我同意在旁路模式下还不清楚仍然连接到 XIN 引脚的是什么。  是否计划从外部时钟源驱动此引脚？

您需要测量多大的电流、目标是什么？  低于1uA？

您是否确定已正确配置 XT1引脚6、7、所有未使用的 IO 引脚均设置为输出并被驱动为低电平？

示例代码-> https://dev.ti.com/tirex/explore/node?node=A__AOqnxH2Gh-sK6maEY2i9ZQ__msp430ware__IOGqZri__LATEST&placeholder=true&search=msp430fr2111

根据数据表第8.7节、室温下的典型电流为~1uA

- P2.7/TB0CLK/XIN 由一个带有32 kHz xtal 振荡器的芯片驱动,该振荡器可以在数字 IO 上输出32 kHz 时钟。  

-我们在为 MSP 供电的电源上有一个磁珠,当替换为一个电阻器以测量 MSP 的电流消耗时,只有电流是预期的。

-在时钟驱动器侧做同样的操作,我看到电流比它应该高~8 -10 uA。 将 MSP 从系统中物理上移除、电流会回落到预期水平。  

到目前为止、我所做的所有测试均表明 MSP 与提供32kHz 信号的芯片之间的接口。 我还切断了接口中的大部分线路、只留下32kHz 时钟线作为额外电流的原因。 我可以通过使用 xtal 为 MSP 计时来间接证明这一点(如果我找到一个) 但要知道如何在不增加成本的情况下解决这个问题、了解 P2.7/TB0CLK/XIN 在该模式下是否行为类似于数字引脚、或者时钟信号是否实际上馈送到 xtal 振荡器模块的输入将非常有帮助。 这是一种相当典型的实现方式、因为它节省了大量的内部逻辑(您链接的示例说明了这一点)。 您是否能够在内部与研发人员进行核实以进行验证？   

是的、我可以联系设计人员。  它们位于印度、因此需要一些时间来深入了解该模块的设计规格。

谢谢、期待他们能够深入了解的任何见解。  

在我期待收到设计团队的回复的同时、让我来问几个问题。

连接到 P2.7的外部32kHz xtal 振荡器的最大输出电压是多少？MSP430 VDD 是什么？

您能否为我提供用于配置 P2.7和振荡器旁路的代码。  此外、您能否共享代码中用于配置未使用的 GPIO 的部分以及您正在使用哪种低功耗模式？

youfa xiong 说：

连接到 P2.7的外部32kHz xtal 振荡器的最大输出电压是多少 VDD？

所有器件均采用3.3V 电源供电(32kHz 时钟的最大电压为3.3V)。 我没有发现任何可能导致域之间泄漏的东西等。  

我必须检查代码。   

但是：如果我在 MSP 上测量流入 VDD 的电流、这正如预期的那样。

仅5个引脚连接到电路的不同部分：

- P2.7 (32 kHz in )

-测试

- RST_N

-接收器(UART)

-发送器(UART)

我断开了 RX/TX、但未产生任何影响。  

我现在还尝试使用 xtal 运行 MSP 并截断32k clk 线。 然后电流会以1uA 下降、而不是像我希望的那样以10uA 下降。  

过量电流非常稳定、这意味着使用悬空引脚时不太可能发生这种情况。  

您测量的 REFO 电流是否存在任何可能？ 在低端 FR2上、消耗的电流约为10uA。 如果你还没有设置 SELA = 0、我很确定 REFO 仍在运行。

在我写过 MSP 部分时、MSP 部分消耗了预期的电流量、但看起来 MSP 中的某个部件具有接地阻抗、导致电流流入上一帖子中列出的其中一个引脚、并导致 系统中的第二个 MCU。  

进一步调试实际上指示额外的电流可能与 MSP 上的 UART RX 引脚相关。 如果我切断这条线、电流看起来接近正常情况...   

有趣。 那么、如果您将 RXD 引脚更改回 GPIO 输入、您将测量什么电流？  泄漏电流规格为+-20nA、但当该引脚路由到 UART RXD 时、这可能有所不同。  没有这方面的规格。 哪个封装以及用于 RXD 的引脚是什么？

与我看到的额外电流相关的另一个问题：  

在 MSP 中、我们将使用比较器+ DAC 来设置基准。 在测试中、我们禁用比较器和 DAC、以检查电流消耗是否改变。

通过在代码中进行以下更改：

电流消耗降低了~12uA (绿色最低功耗) (意味着原始问题所涉及的电流是由比较器和 DAC 引起的)在我阅读数据表时、电流差值应该是~2uA、不知道是什么原因导致了额外的10uA？  

好的、这将是 ECOMP DAC 等模拟模块使用的内部1.5v 基准电流。  您可能已经发现、数据表中没有这方面的规格。  这是因为出于多种原因、未在生产中对 Vref 电流进行测试或测量、主要是执行该测试所增加的成本。

您知道它产生的电流大约为10uA 吗？ 通常、像这样的值取自特性测试而不是生产测试(只要该值仅给出典型值而不是最大值、需要进行生产筛选)、如果总额远高于数据表中列出的值、数据表会误导开发者。 但对我们来说、现在最重要的细节是知道我们是否需要进一步研究这个电流。  

我推断出这额外的10或12uA 归因于1.5Vref、因为当您禁用比较器和 DAC 时、电流会下降。

有一个针对比较器和 DAC 的静态流耗的技术规格。  DAC 电流可以忽略不计、但根据为比较器选择的功率模式、您可以看到高达22uA (典型值)、但我在您的代码中看到、您曾使用 CPMSEL = 1。

因此、展望未来、只要启用比较器或 DAC、您就可以预期会看到额外的电流、以便进行相应的规划。

我必须检查我们在代码中使用的是什么。 由于以下原因而启用 DAC：  

CPDACCTL = CPDACEN | CPDACBUUFS

意味着 CPDACREFS = 0且 VDD 用作参考。  

当我阅读用户指南时、1.5V 内部基准在不使用时应该被关闭、并且在这种情况下不应该对电流产生任何影响？  

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此外、我们在测试代码中关闭比较器、但仍启用 DAC、得出的差值电流为1.5uA、与数据表中的 ICOMP = 1.3uA 一致。 基本上指向与 MSP 的 DAC 部分相关的东西。   

有人对此进行了调查吗？  

可以。  我必须跟踪一个样本、并在今天(星期五)有时间测试您在我们的实验室中看到的内容。  很抱歉耽误你的时间。

好的、好像内部 VREF (PMMCTL2 |= INTREFEN)启用时、我看到大约70uA。

如果我禁用内部 VREF、但将 DAC 配置为使用 VREF、我看到的是3.9uA。

如果我随后将 DAC 切换为改用 VDD、则测量值为13.7uA。  这告诉我、可能有一些内部分压器会将 DAC 基准的电压从3.3降至约1.5伏特。  这个分压器可能会消耗额外的10uA 电流。

谢谢你。

youfa xiong 说：

如果我禁用内部 VREF，但将 DAC 配置为使用 VREF，我看到的是3.9uA。

在这种情况下、DAC 是否有基准？ 当我阅读用户指南时、这是一个简单的电阻式 DAC、这意味着在这种情况下输入未定义？

您是否知道数据表为什么不涵盖额外的~13uA？ 数据表是2016年发布的、因此我有点惊讶、因为它缺少有关该电流的信息、因为它可能会 对低功耗应用产生重大影响。