XT1和 XT2引脚也是通用 I/O 引脚。 统一时钟系统(UCS) SLAU390F–2012年8月- 2018年3月修订指出、复位时、XT1进入低频模式并被选为时钟源。 在同一个部分中、它说明了时钟引脚也可作为 I/O 引脚进行 I/O 加电。 这是什么? 我假设它必须是 XT1作为时钟源并处于 LF 模式。 设计不佳、因为当我只需要一个 HF 源时、它迫使我使用两个时钟源。
1.2 PUC 运行 PUC 复位后、UCS 的默认配置为：•LF 模式下的 XT1被选为 XT1CLK 的振荡源。 XT1CLK 是为 ACLK 选择的。 •DCOCLKDIV 是为 MCLK 选择的。 •DCOCLKDIV 是为 SMCLK 选择的。 •FLL 运行被使能并且 XT1CLK 被选为 FLL 的基准时钟、FLLREFCLK。 •在 XIN 和 XOUT 与通用 I/O 共享的器件上、XIN 和 XOUT 引脚被设置为通用 I/O 并且 XT1保持禁用状态、直到 I/O 端口被配置为 XT1运行。 如果 XIN 和 XOUT 不与通用 I/O 共享、那么 XT1将被使能。 •当 XT1可用时、XT2IN 和 XT2OUT 引脚将被配置为通用 I/O 引脚并且 XT2被禁用。 如前所述、默认选择 FLL 与 XT1一起运行。 如果晶振引脚(XIN、XOUT)与通用 I/O 共用、在与晶振引脚相关的 PxSEL 位被置位前、XT1保持禁用状态。 如果 XIN 和 XOUT 不与通用 I/O 共享、那么 XT1将被使能。 当一个32768Hz 晶振被用于 XT1CLK 时、故障控制逻辑将立即引起 ACLK 作为 REFOCLK 的时钟源、因为 XT1不能立即稳定(参见1.2.12部分)。 当获得晶振启动并稳定下来后、FLL 会使 MCLK 和 SMCLK 稳定到1.048576 MHz 并且 fDCO = 2.097152 MHz。 状态寄存器控制位(SCG0、SCG1、OSCOFF、和 CPUOFF)配置运行模式和使能或禁用部分 UCS 模块(参见 SYS 一章)。 寄存器 UCSCTL0到 UCSCTL8配置 UCS 模块。 在程序执行期间、UCS 模块可以随时被软件配置或重新配置。 注意：对于使用 RTC_B、RTC_C、或 RTC_D (支持 LPM3.5的 RTC 模块)的器件、设置 RTCCTL1寄存器中的 RTCHOLD 位=0也将使能 XT1、与 UCS 配置无关。
