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[参考译文] TPS40170-Q1:HDRV 下拉和使能时序

Guru**** 2382480 points
Other Parts Discussed in Thread: TPS40170, LM5145
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1491833/tps40170-q1-hdrv-pulldown-and-enable-timing

器件型号:TPS40170-Q1
主题中讨论的其他器件:TPS40170LM5145

工具与软件:

我们将在该器件的输出端实现 OVP/UVP 电路、并在故障情况下将 Hside FET 栅极拉至低电平。 使用弱下拉加载 HDRV (引脚17)是否会造成任何损害?

数据表显示 HDRV 的最小电压是 VSW、即-5V、所以我认为这方面比较好。 该连接是否存在任何其他问题(电流输出、SW 引脚、故障)? 仿真似乎没有暗示任何问题。

 

 

此外、我没有看到启用/禁用(引脚1)到标称 Hside / Lside FET 操作的数据表时间值、 这上面是否有任何数字? 如果禁用 Hside FET 选项无法实现、我们会考虑将其用作备份。

 

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    Kyle

    不建议将 HDRV 直接拉至 GND、因为这是一种以 SW 为基准的高电流栅极驱动器输出。 通过将信号引脚 UVLO 或 COMP 拉低来尝试禁用。

    ——

    TIM

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    Tim、您好!

    我们不会将 HDRV 直接接地、这里有一个1k 欧姆的电阻和 FET 的 RDS 串联。 它是用于驱动 FET 栅极的高电流输出? 如果我们将 HDRV 拉至 SW 而不是 GND、该怎么办?

    您是否有使用 UVLO 或 COMP 引脚禁用数据的时间?

    Kyle

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    很难克服大电流栅极驱动器的输出问题。 不建议将栅极驱动器短接。 下拉 UVLO 是理想之选、应该立即停止开关。

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    您是否有时间使用 UVLO 引脚禁用数据?

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    不 µs、但由于它是一个比较器输入、因此它应该只是从 UVLO 输入到栅极驱动输出的传播延迟(<几 μ s)。 您可以在 EVM 上测试关断时间。

    PS:我建议使用 LM5145而不是 TPS40170。 相同的电压模式控制架构、但成本更低、总体控制器更出色。

    此致、

    TIM