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[参考译文] TPS3808:VDD 和 lt 期间 RESET 引脚的行为;1.7V

Guru**** 2382480 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1492827/tps3808-what-the-reset-pin-behavior-during-vdd-1-7v

器件型号:TPS3808

工具与软件:

我们将 TPS3808G01用于新项目设计。

我们的架构为:

  • 我们感应到的信号、我们将其保留在安全区、您可以。 (首次上电、且> 0.405V)

我们有一些问题:

  1. VDD < 0.8V、是否未定义状态、对吧?
  2. 当 VDD 从0.8V 斜升至3.3V 时、复位引脚是否会驱动低电平?
  3. VDD < 1.65V、然后是复位引脚、以确保处于低电平状态、是吗?

谢谢、我们需要澄清这些要点。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Dimitry:

    如果 VDD < 0.8V ->、则器件功率不足、因此输出未知。 它可以是高电平、也可以是低电平。  

    如果 0.8< VDD < 1.7V -> 、则无论 SENSE 引脚上的电压如何、RESET 信号均会置位并具有低阻抗。

     如果 VDD > 1.7V ->  RESET 信号由 SENSE 引脚上的电压和 MR 的逻辑状态决定

    希望这澄清一下!  

    此致!

    Sila.