主题中讨论的其他器件： TPS7A7200、 TPS7A57、TPS7A85
工具/软件：
我的团队正在使用 TPS7A85A 进行一些设计。 我们打算使用它们为 FPGA 的多个电源轨供电。 FPGA 上的每个电源轨都有自己基于实用程序的电容要求。 在器件选择方面、我们看到了启动控制和输出电流对我们有利、并且是2A TPS7A7200中的上选。
我一直在 LTSpice 中使用未加密的模型进行每个设计仿真,以便尽可能地运行最坏情况分析。 模型文件中指出、未对温度效应建模。 对我来说、通过 PSpice 工具运行 LTSpice 更容易获得性能包络图。
也就是说、我注意到在整个仿真的前100us 内出现了一个伪影。 尽管器件的输入电压在斜升期间仍保持非常低(<50mV)、但这似乎是一个从输入到输出的电流尖峰。 该尖峰非常窄、 宽约为75ns。 此脉冲幅度取决于输入到输出电压、输入电容、输出电容和相关 ESR 以及尚未设计电路板上的可能平面/布线电阻。 该电流可能超过数据表中规定的4A 电流限值、显然可以达到大约5A 的内部 IC 电流限值。
我花时间在 PSpice for TI 中使用加密模型中的相关文件运行模型、经过修改后与我的应用程序类似、看看此文件是否与工具相关。 此时也会出现同样的尖峰事件。 我在这里猜测、即使使能引脚保持低电平、内部导通晶体管电容在器件中一有足够的电荷并在输出电容器上放置电荷时就会通过器件传输电流。 可以看到在这些事件期间输出电压上升。
我此时的目标是将输出引脚上的总电流在任何时刻降额至低于器件最大值、从而考虑设计的可靠性 此伪影会限制 MTBF、因为它提供了过应力条件。 那么、这个伪影是与仿真相关的、还是会出现在实际设计中？
我们对每个电压轨的总体电流要求完全在该器件的一般限制范围内。 然而,我担心的是,即使事件很短,神器可能会使 IC 承受过大的压力。 在进行设计之前、除了添加重复零件以实现冗余或移至其他零件之外、我们还可以考虑其他选项吗？
谢谢你。
