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[参考译文] TPS274C65:未通电的器件会影响 SPI 总线

Guru**** 2390735 points
Other Parts Discussed in Thread: TPS274C65

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1494174/tps274c65-unpowered-device-affects-the-spi-bus

器件型号:TPS274C65

工具/软件:

尊敬的支持团队:

我们的定制 PCB 板上有四个连接到同一 SPI 总线的 TPS274C65芯片。 两个芯片使用其内部稳压器、其中 VS 输入由+24V 供电并由电子保险丝提供保护。 另外两个芯片由外部+3V3稳压器通过其 VDD 引脚供电。 其 VS 输入也由+24V 供电并由电子保险丝提供保护。

当所有四个芯片均通电时、微控制器和 TPS274C65芯片之间的 SPI 通信工作正常。 如果具有内部稳压器的 TPS274C65芯片没有 VS 电源、则会影响同一 SPI 线上的所有其他有源 TPS274C65芯片、使其无法正常工作。 这个未提供的芯片可能会拉低 MISO 线路的数据信号。 在这种情况下、有源 TPS274C65芯片发送的高电平信号不会超过微控制器的高电平电压阈值、因此无法正确验证。

如果两个 TPS274C65芯片未通电、则与所有四个芯片均通电的信号相比、MISO 线路上的压降至少为300mV。
该电压下降影响 MOSI 线路上的数据流量。 使用小电流值时、高电平 约为+2V、而大电流值约为+3V。

未上电的 TPS274C65芯片 VDD 引脚上电压信号的测量结果显示、电容充电和放电信号高达+2V 、频率周期 对应于 SPI 通信轮询时间。

这是 TPS274C65芯片所需的/已知行为吗?
为避免这种行为、建议采用哪种解决方案?

提前感谢。

此致、

Aron

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    尊敬的 Aron:

    是否使用接地二极管//电阻器网络来实现这些器件的反极性?

    当您在 VDD 上看到2V/3V 时、VS 上显示什么电压? 能否发送 MOSI、VDD 和 VS 的波形?

    谢谢、

    Patrick

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    尊敬的 Patrick:

    是的、使用接地二极管、 具有内部稳压器的 TPS274C65芯片的电子保险丝是 TPS16630RGER。

    以下波形的测量是在 SPI 时钟频率为2.5Mbit/s 的条件下完成的

     

     位置的信号波形 所有四个 TPS274C65芯片都通电

     

    MISO 数据传输的状态信号。 信号的高电平达到+3.3V。

    mosi 数据传输的状态信号。 信号的高电平达到+3.3V。

    VDD  有内部稳压器的 TPS274C65芯片的信号。 信号的电压电平为+3.3V。

    Vs   有内部稳压器的 TPS274C65芯片的信号。 信号的电压电平 为 +24V。

     

    禁用两个带有内部稳压器的 TPS274C65芯片的信号波形

     

    MISO 数据传输的状态信号。 信号的高电平在传输开始时仅达到+2V。

    MISO 数据传输的状态信号。 此时会发送数据包序列。 信号高电平最初处于大约+2V、最后最多会增加到+2.5V

    mosi 数据传输的状态信号。 信号的高电平达到+3.3V、并且不受两个未通电的 TPS274C65芯片的影响。

    VDD  有内部稳压器的 TPS274C65芯片的信号。 SPI 数据包序列每10ms 传输一次、其中每第二个序列包含一个更大的数据包。 较大数据包的传输间隔对应于该电容式充电和放电信号的频率(~20ms)。 峰值电压电平 约为+1.5V。

    Vs  有内部稳压器的 TPS274C65芯片的信号。 SPI 数据包序列每10ms 传输一次、其中每第二个序列包含一个更大的数据包。  峰值电压电平 约为+1V。

    VDD   有内部稳压器的 TPS274C65芯片的信号。  连续发送 SPI 数据包序列。  峰值电压电平 约为+2V。

    Vs   有内部稳压器的 TPS274C65芯片的信号。  连续发送 SPI 数据包序列。  峰值电压电平 约为+1.5V。

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    尊敬的 Aron:

    感谢您的详细答复。 这里可能发生的情况是 SPI 信号会通过 ESD 二极管传播到 VDD、然后从 VDD 通过二极管压降传播到 VS、因此这会导致 SPI 信号尝试为 VDD 和 VS 上的任何电容充电。能否在短接接地二极管时再次测试此情况?

    此外、您是始终将 nCS 信号保持为低电平、还是仅将 SPI 数据包拉至低电平?

    谢谢、

    Patrick

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    尊敬的 Patrick:

    感谢您提供的信息。 nCS 信号仅会针对 SPI 数据包被拉至低电平。

    对于接地二极管、您是指数据表中典型应用(图9-1)的"可选反极性"电路吗?


    如果是这种情况、则尚未将接地二极管/电阻器网络连接到器件。 我们刚刚将一个反向偏置二极管连接到电源(ANODE:GND、CATHODE:Vs)。

    BR、
    Aron

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    Aron、

    不过、您是否在菊花链 SPI 模式或可寻址 SPI 模式下使用器件?  

    此致、
    Tim

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    尊敬的 Timothy:

    这些器件以可寻址 SPI 模式进行通信。

    BR、
    Aron

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    Aron、

    我在内部讨论这一问题是为了了解这一计划可能是什么。 对延迟深表歉意。

    此致、
    Tim  

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    您好、Tim:

    好的、感谢您的努力。

    BR、
    Aron

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    Aron、

    为了在这里提供更新、我们将在星期一与该零件的设计团队会面、对其进行回顾和澄清。 我不认为任何会明确导致压降的因素、但我正在与设计团队核实引脚内部结构的确切细节。  

    此致、
    Tim  

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    您好、Tim:

    您是否发现有关此行为的任何新信息、或者您是否有关于当前状态的任何信息?

    BR、
    Aron  

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    Aron、

    很抱歉耽误您的回复。 经过设计检查后、SDI、SDO 和 SCLK 上有一个1M Ω 无源下拉电阻。 这就是为什么引脚未通电时会将线路轻微拉低的原因。

    此致、
    Tim

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    您好、Tim:

    SPI 线路 SDI 和 SCLK 不受两个未通电的 TPS274C65芯片的影响。 这没有解释为什么只有 SDO 线路被拉低。
    您能否详细解释此行为的原因?

    BR、
    Aron

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    Aron、

    我正在尝试查看器件中是否有某种被动因素会导致下拉电阻、具体取决于 SDO、而不是其他线路。 现在、我们在设计中没有看到任何内容、但我们希望查看是否有任何其他接地路径。

    此致、
    Tim  

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    Aron、

    我们一直在查看设计、在未通电状态下、找不到有关 SDO 引脚的任何特殊信息。 具体来说、您说的是 SDO (MOSI)、对吗? 当器件在该线路上未上电时、我们会看到的唯一无源器件是1M 下拉电阻器... 这似乎不会影响系统。

    此致、
    Tim

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    您好、Tim:

    TPS274C65器件的数据线输出(SDO)(SPI 接口的 MISO)上出现压降。 我不相信1M 下拉电阻器可能 是这种行为的主要原因,但非常感谢您的研究和信息。

    BR、
    Aron