我正在使用 PSPICE 平均模型来了解我的设计的稳定性。我正在为4A 负载运行28V 输入，5V 输出，1.25欧姆电阻器。 为了与数据表图形保持一致，我使用的是 x2 330uF (钽)，x1 47uF 陶瓷和 x1 0.01uF 陶瓷。 在此基础上，我在3 kHz 交叉频率下获得~46度的相位边界。 我正在努力寻找增加相距的方法。 只要我仍能满足负载瞬态和容差要求，降低电容将有所帮助。 我还发现，增加330uF 剂的 ESR 也会有帮助。
是否有其他方法或建议来增加相距？ 根据数据表，零件的最小电容通常较低吗？
当我开始查看线路，负载，IFB，VFB 等的直流容差时，问题就会出现。由于 VFB 的容差为20mV，这将成为一个主要因素，推动直流容差的 RSS 值高得多。 现在，电容比上面提到的要高一点，我看到~50mV 下冲/过冲，~12MV 裂纹。 因为我上面提到的，我承受的瞬态电压不能超过~70mV。 这一切都有数据表建议的10nF CFF 容量。
瞬态响应看起来不错，但当我将 CFF 插入平均模型电路时，它的交叉频率看起来要低得多。
这是没有 CFF 的情况下的一个波长，没有调整330uF 的 ESR。
这是 CFF 为10nF 的预兆。
这是没有 CFF 的情况下的征兆，但 ESR 被调整为更高。
作为后续行动，我确实研究了在平均模型电路中更改 CFF 上限值的影响。 如果活性盖 ESR 未增加，则10个 pF 的小 CFF 值不会产生很大影响。 一旦您开始进入 nF (4.7 nF)，它会将交叉频率推向左侧(参见下图)。
当在模型中没有 CFF 的情况下增加现有 ESR 以获得合理相位差(交叉频率仍然相当低)时。 当您在中添加10pF 的 CFF 时，您开始看到峰值，但整个增益利润率会在相位上移时向下移动。 看起来它的表现与应用程序备注所指定的情况相反？
大卫，你好。
下面是 CFF 模拟之前/之后，我对基础 PSPICE 模型进行了修改，修改了28Vin|5Vout |4A|600uF。
之前：
之后
结果显示，添加 CFF 后，交叉频段向右移动，频率越高。
请尝试使用我的 PSPICE 模型作为起点，并根据您所需的应用进行调整。
e2e.ti.com/.../LMZ13610_5F00_PSPICE_5F00_AVG_5F00_TI.zip
此致，
吉米
