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[参考译文] BQ40Z80:BQ40Z80可驱动多少个 MOS

Guru**** 2553710 points
Other Parts Discussed in Thread: BQ40Z80, BQ76952, BQ40Z50

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1110141/bq40z80-about-how-many-mos-can-the-bq40z80-drive

器件型号:BQ40Z80
主题中讨论的其他器件: BQ76952BQ40Z50

您好、 ,的专家

我想知道 BQ40Z80可以驱动多少个 MOS? 也就是说、如何计算 IC 的驱动能力? 例如、与 BQ40Z80、BQ40Z50或 BQ76952类似、我在 IC 使用规格中找不到此使用参数、您能告诉我可以在哪里查看它吗? 谢谢。

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    张您好、

    如果您讨论驱动并联 FET、重要的是栅极电荷(以及输入电容)、而不是 FET 数量。 例如、具有20nC 栅极电荷的 FET 大致相当于两个并联的10nC FET。  

    在数据表中、相关参数是上升和下降时间参数。 在这种情况下、4.7nF 负载的典型上升时间为200us、下降时间为40us。 您可以将其与 FET 的输入电容(CISS)进行比较、以估算 FET 的上升/下降时间。  

    因此、主要激励因素需要是 FET 所需的上升和下降时间。 理论上、它可以根据需要驱动尽可能多的 FET、但如果上升和下降时间大于1秒、则可能对您不起作用。  

    如果您有任何疑问、请告诉我。

    谢谢、

    Alex M.

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    您好 Alex,

    感谢您的回答。

    以 BQ40Z80为例、您所说的 TR 和 TF 上升和下降时间参数是否如随附的屏幕截图所示?


    根据您的说法,当我并联使用 n*FET (CISS 是4.7nF)时,VGS 上升(FET 导通)时间为 n*200us,VGS 下降(FET 关断)时间为 n*40us,对吧?


    实际上、在开发过程中、当多个 FET 并联以测试其短路时、总 VGS 关断延迟将达到1ms 甚至4-5ms。 如果 VGS 关断延迟过长、MOS 需要承受电流或增加电路。


    谢谢、请告诉我 IC 是否有其他影响驱动并联 FET 的参数。

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    补充上升和下降时间参数。

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    张您好、

    您的 FET 的 CISS 是4.7nf 吗? 此外、您并联了多少个? 考虑到 FET 为4.7nF、n*200us 的估算值基本正确、但有一些注意事项。 可以解释差异的最大因素是布局。 如果 CHG/DSG 引脚和 FET 栅极之间的布线具有很大的阻抗、则可能会以相当大的裕度缩短上升/下降时间。  

    除了布局之外、这里没有太多可供您更改的内容。 我还没有看到有人这样做、但图腾柱电流缓冲器应该能够提高驱动强度。 本文档 中有很多关于此主题的信息。 如果只需要关断时间、则可以仅使用 PNP 和电阻器来实现这一点。

    请告诉我、如果您有兴趣继续进行此操作、我相信我们有一些有关此操作的文档、我可以帮助确认它是否能够正常工作。

    谢谢、

    Alex M.

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    尊敬的 Alex:

    1.“如果 CHG/DSG 引脚和 FET 栅极之间的走线具有很大的阻抗,则可能会以相当大的裕度缩短上升/下降时间。  "这句话的意思是什么?我了解的是,在布局过程中,CHG/DSG 引脚和 FET 栅极 G 引脚的走线应尽可能短、宽和差分,对吧? 或其他有关布局和布线的建议?

    所附图像是否是由布局不良导致的? 当我测试电池的硬件过流或短路过流时、P+P-输出在关断过程中振荡、波形看起来异常。

    我对驱动并联 FET 有点困惑、因此如果您有文档或布局建议、我将不胜感激。

    真诚地期待您的回答。

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    张您好、

    1. 您分享的内容是正确的。 通过更大限度地减少布线电阻和电感、可以缩短由 FET 的栅极电容形成的 RC 电路的上升时间。 不过、在此应用中、差分走线并不重要。 但它不会造成任何损害。 原因是信号并非特别高频、也不一定相互不兼容。
    2. 虽然该波形看起来异常、但我怀疑可能是由于它的捕获方式所致。 我建议测量 FET 的栅极-源极电压、而不是 PACK+到 PACK-。 这是数据表在上升/下降时间规格中所指的内容。 由于信号不是以接地为基准、因此您需要一个差分探头或两个以接地为基准的探头(Vgate 到 GND)-(Vsource 到 GND)等于(Vgate 到 Vsource)。  
    3. 我知道的唯一文档是 我们电机驱动器团队的这份文档。 幸运的是、并联 MOSFET 具有一个负反馈、可以在一定程度上纠正不平衡、但最好确保 FET 的走线相等、以确保它们具有相同的上升/下降时间常数。  

    我没有看到过它、但我怀疑您的布局是好的。 我建议像我提到的那样测量栅极电压。 或者测量来自 BAT 的电流是判断 FET 开关的另一种方法。  

    谢谢、

    Alex M.

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    您好 Alex,

    我在测试硬件过流时测量了 FET 的栅极-源极电压(Vgate 到 Vsource)、波形看起来像是在振荡、这是不正常的、VGS 电压过高、您有什么建议或想法吗? 原因是什么?

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    张您好、

    那么、您在这里使用的是差分探头吗? 我大致重新创建了您的设置、以解释我的意思:

    这是我使用数学函数代替差分探针来关闭 DSG FET 的捕获结果。 因此、振荡肯定是奇怪的。 我也觉得奇怪的是、VGS 在突然关闭之前会增加。 您能否确认您获取 Vgs 布线的确切程度? 是否尽可能包含原理图?  

    此外、您如何生成触发保护的负载? 您是否使用恒流负载来实现该目的? 我的唯一想法是、当 FET 开始进入欧姆区域并且仍在尝试消耗相同的电流时、恒流负载可能会导致问题。 您是否可以使用电阻器进行测试以模拟电流? 或者、您能否在没有负载的情况下获得一个捕获以查看您是否仍然看到振荡?

    除了负载之外、我唯一能想到的另一件事是电荷泵。 IC 使用内部电荷泵生成高侧偏置、如果栅极电荷过高、则电荷泵电压可能会崩溃。 我以前见过这个问题、但据我所知、它没有产生这样的结果。 检查的一种方法是测量 PBI 引脚以查看其是否稳定。  

    好消息是、如果问题与电荷泵/PBI 电压有关、您可以通过增大 PBI 电容来解决它。  

    谢谢、

    Alex M.

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    尊敬的 Alex:

    我正在使用差分探头来捕获放电 FET 的 VGS 电压、我还发现 VGS 在 OCD1和 OCD2处正常放电、但在 ALOD 和 ASCD 处向上振荡很奇怪。 附件中显示了部分原理图。


    我正在使用恒流负载来测试是否存在过流短路、这是问题的原因吗? 因为从理论上讲、电池过流短路是大电流放电的过程。 使用电阻器会产生什么影响?


    同时、我将测量 PBI 引脚是否正常。 或解决可能导致此问题的其他问题。

    谢谢。

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    张您好、

    那么、奇怪的振荡只在电流较高的情况下发生? 我质疑恒流负载的原因是、我不知道它在连接到高阻抗或开路时的行为。 许多恒流电源通过电压控制和反馈控制电流、这可能是振荡源、但很难说。

    在 FET 栅极上出现压降之前、PACK+会下降并开始振荡、这也很奇怪。 对我来说、这表明高电流会导致一些其他问题、FET 的切换是次要问题。 毕竟、它最终仍会在适当的时间关闭。

    例如、您是否连接到电池或 BAT 侧的电源? 电池单元会看到很大的压降、这可能会导致问题、电源可能会限制电流。 通过将 PACK+与 PACK-短接至导体、也可以"自然"短接。 当然,我有点犹豫,因为可能会出现危险的情况。  

    请告诉我您如何为此测试为 BAT 供电、如果您使用的是电源、请确保它不会限制电流。 如果您有电流探头、则电流探头也可以帮助解释问题。

    祝您好运、

    Alex M.  

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    您好 Alex,

    正如您所说、它仅在 ALOD 和 ASCD 的较高电流放电条件下发生。 我也怀疑这是货物的影响,但我没有找到实质性证据。 因为其他项目测试是正常的、这让我感到奇怪。
    电池电压太高、瞬时短路电流非常大、因此没有短路来产生短路。 正如您所说的、这是危险的、无法进行测试。
    我使用电池组和 BMS 组装电池以进行测试。 根据计算结果、电池组的输出电流足够大。
    我将尝试更新布局并调试电路以解决此问题、感谢您的回复。

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    张您好、

    感谢您的更新。 我觉得振荡的频率太低、不能来自寄生效应、但可能是这样。 我会继续研究这方面的问题,所以我可以随意回答任何问题。 尤其是如果您确实发现了问题、最好了解一下、以备将来参考。

    谢谢、

    Alex M.