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[参考译文] TPS65950:TPS65950 ADC 容差问题

Guru**** 2502205 points
Other Parts Discussed in Thread: TPS65950

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1107652/tps65950-tps65950-adc-tolerance-question

器件型号:TPS65950

我发现 VBAT 上的预分频器容差为20%(TPS65950数据表中的表5-70规定了0.2~0.3V/V)。

这种容差非常宽,但我也找不到任何其他 ADC 的容差(我特别关注 ADCIN0、ADCIN2、ADCIN3和 ADCIN9,以及这个 VBAT 1、ADCIN12)。

问题是、这些预分频器值是否已校准? 您是否了解对这些因素的广泛容忍的任何其他理由(以及如何避免将其整合在一起)?  另一个 ADC 是否存在容差?

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Adam:

    遗憾的是、TPS65950器件是应用支持有限的传统器件。 查看 TPS65950 TRM (可在产品页面上找到)、我在第9.4.7节中找到了以下信息。

    - ADCIN0和 ADCIN1没有预分频器。 其实际输入范围为0.0至1.5V

    - ADCIN2至 ADCIN7通过多路复用器并馈送到通用预分频器、该预分频器可将输入范围从0.0–2.5V 缩放至0.0–1.5V

    - ADCIN9预分频器位于电源子芯片中

    有关预分频器分频比的更多信息、请参阅表9-4。 我对任何这些比率的容差没有太多见解。 我们仅限于使用数据表或 TRM 中的任何信息。

    此致、

    Layne J