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[参考译文] UCC27322-EP:在 VDD 较低时、输出峰值电流是否发生变化?

Guru**** 1131400 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1026686/ucc27322-ep-does-output-peak-current-change-at-lower-vdd

器件型号:UCC27322-EP

大家好、我们有关于此器件的几个问题:

1) 1)数据表峰值9A 输出状态测试条件 Vdd=14V、应用手册部分的状态为15V。 如果器件仅在5V 电压下运行、峰值拉电流/灌电流将发生变化?  

2) 2) 2)您能否针对不断变化的输出电流共享输出 BJT VCE 数据? 我们有一个应用、在该应用中、我们看到输出大约比电源轨低0.8V (当为高电平时)。 输出源电流< 100mA、因此 我们不希望出现如此大的压降。  

谢谢。  

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Francisco、

    如果您查看数据表中的图6和图7、可以看到驱动容性负载的上升时间在低 VDD 时增加、而下降时间保持相当一致。 对于在低 VDD 下驱动电容器以保持一致的下降时间、这意味着驱动电流随 VDD 而变化、从而导致同一下降沿出现较低的 Δ V

    驱动输出接近 VDD 时、源电流确实会减小、尤其是在 Vdd 较低时、如图6所示。 靠近 VDD 轨的上拉电流由并联 FET 驱动器提供、BJT 电流贡献不太接近 VDD 饱和。

    此致、