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[参考译文] TPS546D24A:AvIN/PVIN 电源应用期间的电源正常运行

Guru**** 2394305 points
Other Parts Discussed in Thread: TPS546D24A

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/981892/tps546d24a-power-good-operation-during-avin-pvin-power-application

器件型号:TPS546D24A

工程人员希望使用 TPS546D24A Avin/PVIN 共模输入电压3.3V 作为 PGD 引脚的上拉源。

我是否正确地假设,如果我遵循 IPGD 测试条件,则电源正常规格(如下所示的0.8V)将保持到 POR 完成为止。

规格指示 PVIN 已为12V、AVIN 为0V、只是尝试验证在器件上电时不会出现任何 PG 杂散指示。

如果 PGD 引脚为0.8V、这相当于3.465V (最大输入轨电压)范围内的~33.3K 欧姆电阻器、以将电流限制为80uA。

(3.465V-0.8V)/80uA =~33.3K Ω

谢谢、

Brad

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Bradley、

    我们将对此进行研究、下周将向您提供反馈。 谢谢。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

     

    是的、您正在正确读取规格 PGD 引脚包括一个内部"自偏置"电路、该电路将外部 PGD 引脚连接到内部下拉的栅极、以便在 PGD 引脚上拉时打开下拉 FET、即使 AVIN 为0V 也是如此。

    一旦 Avin 引脚上有足够的电压为 PGD 下拉 FET 驱动器供电、内部 FET 将更难驱动、PGD 电压将更低。