This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] LM25066A:LM25066A PGD 变为低电平

Guru**** 2391415 points
Other Parts Discussed in Thread: LM25066A, LM25066

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/971724/lm25066a-lm25066a-pgd-goes-low

器件型号:LM25066A
主题中讨论的其他器件: LM25066

尊敬的 TI 专家:

我在12V 热插拔设计中使用了 LM25066A。 我们有一个问题是 PGD 变为低电平、这会触发系统关断(PGD 低电平由 FPGA 监控、然后它会关闭电路板)。

但是、当我们读取故障寄存器 E1时、在 PG 低电平问题之前和之后都是0x0。 这是否意味着 PG 实际上不是由 LM25066A 自身驱动为低电平? 如果不是、当 PG 变为低电平时、应标记哪个状态位?

我们怀疑以下原因之一:

1、12V 毛刺触发 FB 阈值(10.8V)、然后 PG 变为低电平、由 LM25066A 自身驱动(在这种情况下、是否标记了任何寄存器?)

PGD 线路上的噪声耦合错误地触发 FPGA 关断电路板(在本例中、PGD 仍为漏极开路、是否可以标记任何内容?

谢谢

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Neo、

    PG 引脚处于高电平状态需要满足三个条件。 如果不满足以下任一条件、PG 引脚可拉低。

    1. FB 引脚上的电压需要> 1.167V
    2. UVLO/EN 引脚上的电压需要> 1.16V
    3. OVLO 引脚上的电压需要小于1.16V

    您能否在 PG 被拉至低电平时检查 FB、UVLO/EN 和 OVLO 引脚上的电压。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好 Praveen、

    如果由于上述任何情况而使 LM25066将 PG 驱动为低电平、则应标记79h 和 E1h 中的电源正常位、无论该位是否在 SMBALT 中被屏蔽、该位是否正确?

    谢谢。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Neo、

    是的、 可以通过 STATUS_WORD (79h)或 MFR_SPECIFIC_17:READ_DIAGNOST_WORD (E1h)寄存器中的 PMBus 接口读取 PGD 引脚的状态。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好 Praveen、

    明白了。

    谢谢。