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[参考译文] UCC21750-Q1:UCC21750电源故障

Guru**** 2387060 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/996082/ucc21750-q1-ucc21750-power-supply-fault-problem

器件型号:UCC21750-Q1

我们将此 IC 用于 SIC MOSFET 的栅极驱动、但在出现电源故障一段时间后会突然出现。 我们将 FAULT 引脚和 RDY 引脚连接在一起。但我们不使用 AIN 和 APWM 引脚。因此、请提供有关此问题的建议。 如果 AIN 和 APWM 引脚未使用,则这些引脚的作用是浮动 还是进行任何连接。

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    我们使用40kHz 的频率并测量栅极驱动侧的15V 电压和 PWM 输入的5V 电压、我们在跳闸时测量15V 电源、在开关 MOSFET 和5V 时不会出现15V 压降、但300mV 峰间纹波电压 4.93V

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    您好、Gowthameswrao、

    欢迎使用 E2E!

    如果未使用 AIN 至 APWM 功能、则将 AIN 连接至 COM 并使 APWM 悬空。

    对于报告问题、我有几个问题:

    1. 如果 RDY 和 FLT 连接在一起、您是否执行了一些将 RDY 和 FLT 引脚信号分开的测试、以验证 RDY 引脚是否是报告故障的信号?
      • RDY 和 FLT 有两种不同的机制。 最好确认哪个开漏输出导致信号变为低电平。
    2. 在高功率水平下运行 SiC MOSFET 时是否会发生故障、或者即使在空载条件下也始终会发生故障?
    3. 如果 FLT 仅在更高的功率下发生、您是否能够通过增大栅极电阻来降低 dv/dt 的导通和关断速度来运行一些测试?
      • 我的第一个假设是、问题可能来自从栅极环路耦合到驱动器的噪声。 减缓 dv/dt 不是最终解决方案、但它将帮助我们了解问题的性质。

    以上所有4个问题应该帮助我们缩小此问题的根本原因。 如果有任何问题、请告诉我!

    此致、

    Andy Robles

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    Hai Andy、

    感谢您的宝贵答复。

     我们未单独测试 RDY 和 FLT 引脚。 此故障仅在系统以高功率运行时出现。

    但是、由于电源再次正常、RDY 在500us 后复位、才会出现故障。但是、如果使用去饱和器件出现故障、则故障不会复位、直到控制卡发出的下一个 PWM 信号上升并将其关闭 故障导致的 PWM 脉冲。

    此致

    Gowtham

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    Hai Andy、

    我们将 RST /EN 引脚连接到输入 PWM 脉冲。

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    您好、Gowthameswrao、

    您最后的评论是正确的。 故障未在下一个上升沿复位、让我们知道实际上是 RDY 开漏输出将节点拉至低电平。

    此问题可能是由于开关瞬态期间的栅极振铃较大所致。 如果可能的话、为了验证这一点、我建议使用尽可能最小的探测环路来监控栅极驱动器引脚上的 OUTL-COM 和 VE-COM。 使用可用探头的全带宽和最大样本大小(首选>1GS/s)、我们可以捕获这些引脚上的噪声、并应用以下一些缓解方法:

    1. 增加关断栅极电阻以减慢转速 dv/dt。
    2. 增加 VDD 和 VEE 旁路电容器。

    以下方法需要更改电路板:

    1. 从而降低栅极环路中的杂散电感。
      • 我可以帮助您查看原理图和布局、从而优化栅极驱动器配置
        • 如果存在机密性问题、我们可以将此对话发送到电子邮件中
    2. 米勒钳位路径中的杂散电感。
    3. 在栅极电阻器和开关栅极之间添加铁氧体磁珠。
    4. 添加钳位二极管
      • 从 OUTH 到 VDD、以减轻过冲
      • 从 OUTL 到 VEE 的电压、以减轻下冲

    上述方法可帮助您验证栅极振铃问题及其缓解方法。 请告诉我、您是否希望我帮助进行原理图和布局审查、以便我可以通过此 E2E 论坛向您发送朋友请求以分享我的电子邮件。

    此致、

    Andy Robles