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[参考译文] TPS55160-Q1:未使用的 PG/PG 延迟引脚

Guru**** 667810 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1001614/tps55160-q1-unused-pg-pg-delay-pin

器件型号:TPS55160-Q1

大家好、

我想知道、PG 和 PG 延迟引脚在不使用时可以保持断开状态。  

我在下面的线程中找到、但我想仔细检查、因为在器件内部使用了 PG 行为、如下面和图15状态图所示。

以下 PG 信号器件是否为内部信号?  

'因此、只有当 PG 引脚达到高电平时、逻辑输入信号(IGN_PWRL 和 PS)才被视为有效。
当的输出电压低于 PG 欠压阈值(基本上输出电压下降)时
PG 抗尖峰脉冲滤波器时间更长、PG 引脚被拉至低电平。 当 PG 引脚为低电平时、PS 的电平
而无论实际电平如何、IGN_PWRL 引脚都被解释为低电平。"

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/807995/tps55165-q1-pg-recommendation-for-unusued-operation

此致、

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    您好、Shinji-San、

    PG 引脚可以悬空、因为它只是输出信号。 但如果不使用 PG_DELAY 引脚、我建议将其接地短路。 它是一个输入引脚。

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    您好、Jasper、

    谢谢你。  
    当 PG_DLY 引脚意外断开时、PG 延迟时间会如何变为?

    是否未知?  还是最大值(40ms)或最小值(0.6ms)? 还是可能永远不会使 Pg=高电平?

    此致、

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    您好、Shinji-San、

    我认为它的最大值为40ms。 如果客户想了解此类情况的行为、请仔细检查系统主板。

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    您好、Jasper、

    我没有板。 可以在工作台上检查一下吗?

    您能不能建议外部电容如何定义延迟? 是否有一个上拉电流源?

    此致、

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    您好、Shinji、

    明白了。 我将在这两天的 EVM 中检查它。  

    我没有关于内部电路的详细信息、但我认为您的理解是正确的

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    您好、Shinji、

    如果引脚悬空、PG 延迟为40ms。