[参考译文] UCC21732-Q1：在极高 di/DTD 下错误地锁存 FLT

admin

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https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1001084/ucc21732-q1-false-flt-latching-under-very-high-di-dtd

器件型号：UCC21732-Q1

大家好、

到目前为止、我在用于电动汽车应用的大功率牵引逆变器中驱动 SiC 模块的栅极驱动芯片取得了巨大成功。由于特定的应用、我们不会针对 DESAT /OC 进行设计、也不需要满足任何 EMI 调节要求、因此效率是设计中的最高优先级。

利用最新设计缩短开关时间已显示出巨大的潜力、栅极振铃和 VDS 振铃可与电源模块制造商的示例波形和 VDS 过冲相当、远低于它们的示例波形和 VDS 过冲。振铃大约为30MHz。

我们现在的限制因素是栅极驱动 IC FLT 锁存器。 OC 引脚以0r 0603与47pF 0603并联接、但我还尝试从其焊盘上提起引脚2 (OC)并使用焊料将其短接至引脚3 (COM)、这仍然会导致 FLT 状态低于中分/dT。

您能想到我可以通过什么其他方法防止 FLT 锁存发生吗？我已经考虑过自动复位连接、但我担心这会影响多次故障下栅极信号持续时间的完整性

4 年多前

0 admin 4 年多前

TI__Guru**** 2382480 points

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Jonathan、

您能否分享错误 FLT 跳闸的原理图、布局和示波器捕获：VDS、ID、Gate to start。

AIN 引脚如何连接？

[引用 userid="47493" URL"~/support/power-management-group/power-management/f/power-management-forum/1001084/ucc21732-q1-false-flt-latching-under-very-high-di-dtd "]

我们现在的限制因素是栅极驱动 IC FLT 锁存器。该引脚通过0r 0603与47pF 0603并联接、但我还尝试从其焊盘上提起引脚2 (OC)并使用焊料将其短接至引脚3 (COM)、这仍然会导致 FLT 状态低于中分/dT。

[/报价]

接地 FLT 引脚对错误锁存没有影响、它只是一个开漏输入并且不会产生任何影响。为了测试错误的 OC 触发/FLT、我会要求您将其与上拉电阻连接、这将帮助我们了解时序。

FLT 可由过多噪声触发、当然也可由较大的 EMI 触发、从而导致系统中出现 di/dt。

最好

Dimitri

0 admin 4 年多前

TI__Guru**** 2382480 points

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您好、Dimitri、

非常感谢您的输入、我很高兴通过电子邮件分享波形和布局。 FLT 引脚悬空且未使用、是我短接至 SRC 的 OC 引脚。

AIN 连接到以 SRC 为基准的模拟电路、以测量通过连接至 SRC 的 NTC 上的电压。您认为这会导致 EMI 干扰吗？

如果需要、也很乐意测量 FLT 引脚以暴露于故障时序

谢谢、

0 admin 4 年多前

TI__Guru**** 2382480 points

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您好、Jonathan、

我将关闭此主题。我们可以通过电子邮件继续我们的对话、从波形和布局开始。

此致、

Andy Robles

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[参考译文] UCC21732-Q1：在极高 di/DTD 下错误地锁存 FLT