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[参考译文] TPS7A16A-Q1:上升/延迟时间限制

Guru**** 651690 points
Other Parts Discussed in Thread: TPS7A16A-Q1
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1160925/tps7a16a-q1-restrictions-for-rise-delay-time

器件型号:TPS7A16A-Q1

各位专家:

你好。

我们知道   、超出 TPS7A16A-Q1的 D/S 绝对额定值的读数会损坏它。 但是、我们想知道 、在将负载突降脉冲瞬态施加到器件 TPS7A16A-Q1的 Vin 输入引脚时、上升和延迟时间是否有一些限制:

以供您确认。

谢谢你。

此致、
阿尔基·A.

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    您好、Archie、

    我将对此进行研究。 我将在1-2个工作日内回复您。  

    此致、

    Nick

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    您好、Archie、

    我们的器件在引脚上以2V/us 压摆率进行仿真和测试。 比这更快的任何东西都是未知领域、但我已经用比这更快的压摆率进行了测试、没有问题;我们只是没有一种好的方法让您相信更快的压摆率。  

    此致、

    Nick

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    您好、Nick、

    感谢您澄清压摆率。

    我想知道 TI 是否有 可供客户在我们的工具中使用的负载突降描述模型。

    此致、
    阿尔基·A.

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    您好、Archie、

    不是我知道的。 我可以尝试运行一些晶体管级 sims 来查看我是否注意到任何奇怪的行为、但我不知道我是否能够复制满负载突降波形。 我认为无论如何重要的是在输入端看到的压摆率(假设没有绝对最大违规)、因此如果它们可以估算最大 dV/dt、那么我可以尝试。

    此致、

    Nick

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    您好、Nick、

    感谢您提供信息。 客户体验回应:

    我们正在使用 PSPICE 和 TI 提供的模型(sbvm111.zip)进行仿真、同时仿真负载突降瞬态、所连接的是器件 TPS7A1633-Q1的仿真电路(根据数据表、3.3V 固定电压)、 我必须添加 Rfix 电阻器以避免仿真误差、因为 PSPICE 预期引脚2、3、6和8不会悬空。
    所需的输出电流为2mA (1.65K 欧姆)。

    但是、当负载突降脉冲出现时、输出似乎会移至3.4787V (V (U1:OUT)、光标 Y1)、但根据数据表、我希望看到容差在2%范围内的值(我附上指定容差的数据表的屏幕截图)。

    您可以看到、我使用的输入电容器为0.1uF、输出电容器为2.2uF。

    我在电路中缺少什么吗? 或者、输出超出容差2%的原因可能是什么?

    此致、
    阿尔基·A.

    load_dump data.txt

     \

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    您好、Archie、

    LDO PSPICE 模型可能不符合 EC 规格。 它们是行为模型、并不能很好地表示瞬态/稳定性性能。  

    考虑到上述情况、该负载突降实际上是 LDO 的线路瞬态、VOUT 精度规格是直流规格、即不包含瞬态性能。  

    此致、

    Nick