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[参考译文] TPS40200:栅极驱动电压因 P 沟道 FET 的寄生电容而变化的原因是什么

Guru**** 1812430 points
Other Parts Discussed in Thread: TPS40200
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/891756/tps40200-what-is-the-cause-of-the-variation-of-gate-drive-voltage-by-parasitic-capacitance-of-p-ch-fet

器件型号:TPS40200

您好!

我看到该主题讨论 TPS40200的栅极驱动电压变化、具体取决于 P 沟道 FET 的寄生电容。

它说、如果我们使用具有小寄生电容的 PCH FET、栅极驱动电压可能会超过 GDRV 引脚的绝对最大额定值(VIN-10V)。 还说过、我们需要在 P 沟道 FET GS 之间放置一个8V 的齐纳二极管、以保护驱动器。

我想知道、

1.栅极驱动电压因 P 沟道 FET 的寄生电容而变化的根本原因是什么?

2 μ s P 沟道 FET 的.(或最大)寄生电容是否有任何明确限制,以使 VGATE (VDD–VGDRV)保持在6V 至10V 之间?
(我在 TPS40200的 D/S 上找不到它)

关于问题2、如果您没有定义的限制、
这是否意味着我们基本上应该在 P 沟道 FET G-S 之间放置一个8V 齐纳二极管、以防止因超过 GDRV 引脚的绝对最大额定值而造成损坏?

此致

开始

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    您好!

    我希望差异将基于产品工艺公差。

    我们无法在公开论坛上分享这些容差。

    我将遵循数据表建议和最佳实践来促进器件的成功实施、例如在电路中实施齐纳二极管以实现栅极保护。