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[参考译文] UCC28780:ucc28780-PROTO3偶尔运行

Guru**** 2387080 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/944618/ucc28780-ucc28780-proto3-occasional-run

器件型号:UCC28780

Ulrich:

关于 PROTO3、我们将在星期一报告结果、 正如我们所说的、我们有 SWS、hvg、ref 如预期的那样。 无运行。

我将 CS 引脚上拉了24k、从而在 CS 上提供接近.3V 的偏置电压。

我们开始获得偶尔的运行脉冲。 从大约100V 开始

我捕获到1个这样的值。 PL 请参见随附的。 这是175V VBULK 上的电压。

问题是这里必须缺少其他东西。  

什么会导致运行 如此罕见?

如需任何帮助、请访问 appreciated.e2e.ti.com/.../PRTO3_5F00_PULLUP_5F00_RUN1.pptx

R

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    您好 Robin、

    请将线程与您在使用 Uli 解决的问题进行整合。

    此致、

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    您好 Robin、

    我同意 Mike 的观点、即我们应该整合该项目上的各种线程、但尝试一次解决一个问题、而不是一次解决几个问题、因为它们可能是相互关联的。  

    从"PRTO3_PULLUP_run1"文件中、我假设红色曲线正在运行、蓝色为 REF (未识别)。  运行、这里的时间几乎为100ms、对我来说、这是一个电平、而不是一个脉冲。   脉冲对我来说是几个宽度。 PWML 和 PWMH 将为脉冲。  在非常轻的负载下、RUN 可能是一个脉冲、但在启动期间它应该是一个电平。  很抱歉 语义、但我试图避免因术语的不同解释而产生混淆。

    不管怎样、您捕获了 在文件中看到的运行信号。   我观察到 的一些情况是、运行和 REF 持续时间远小于仅 REF 持续时间。  我猜这是因为、当 RUN 处于高电平时、可能会驱动 PWML、甚至可能是 PWMH;当开关处于活动状态时、VDD 的负载会更大、因此 CVDD 放电速度更快。  由于它是不持续的、我猜输出不是为了维持 VDD。   
    在未检测到 RUN 的情况下、VDD 的负载更轻、CVDD 放电速度更慢。   无论如何、这就是我的猜测。  

    如果能够、我建议您使用额外的示波器迹线检查 VDD 和 PWML、以查看当运行电压较高时会发生什么情况。

    此外、我从示波器图中看到、在2秒扫描中、采样分辨率为1ms。  对于单个迹线、这是2us/点;对于2个迹线、这是4us/点。
     由于采样分辨率较低、您可能缺少一些短暂的运行脉冲。  请提高采样率。

    此外、如果我正确地计算示波器、您将在自动模式下以0V 触发迹线 B (运行)、这可能会错过可能 发生的大量短运行。 我建议在正常模式下以~2V 电平(具有更高的采样分辨率)触发运行、以捕获任何短暂的运行。 然后、您可以研究为什么不能持续运行。

    接下来、我不明白为什么 CS 上有24K 上拉电阻。  您不需要在 CS 上使用0.3V 偏置电压。  事实上、这种偏置可能会干扰正常运行、因为 CS 上的初始启动模式阈值为0.28V、超过0.3V。
    另外、我从您的09-2020原理图中可以看到 CS 引脚上有330pF+390pF。  当 R30 = 1.5K 时、这使其成为~1us 时间常数、这是到实际电流感测信号的1us 延迟。  一旦您超过前几个启动脉冲、这可能会由于感应延迟而导致巨大的电流峰值。  
    通常、CCS 约为10~22 pF。  只要考虑延时时间、它可以变得更大、但1us 太长。    

    请移除该24k 上拉电阻并 减少您的 CCS。  
    我建议添加几 个探针来查看其他信号在做什么:VDD、PWML、CS、PWMH、Vout、 等等  我知道您可能无法同时拥有所有这些功能。  您必须选择 序列中的下一个。   当 RUN 变为高电平时、是否存在 PWML?  除了一些噪声和尖峰滤波之外、VCS 是否能够准确地反映 VRS、或者 VRS 峰值是否远高于 VCS?  Vout 是否开始上升?  PWMH 是否正常工作?  Vout 是否足够高、足以反射回 Vaux 并使 VDD 保持在10V 以上?      
    当 run 为高电平时、您不需要 REF、因为运行中暗示了 REF。  

    此致、

    Ulrich

     

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    Ulrich:

    我想我会用"提出相关问题"来分隔每个问题、并在主题中添加一个主题。

    我将努力巩固:在一定程度上,我理解保持健康和简洁的必要性。

    此外:同意语义。 因此、当与 PWM 无关时、我将在其他任何地方使用"电平更改"。

    话虽如此,请允许我对你耐心和时间来帮助我们解决这一严峻局势表示赞赏。

    现在:

    1您对迹线的所有观点都很清楚。 让我看看我是否可以获得4通道示波器。 我们 不会存储的四通道。 PicoScope 示波器为2通道。 但我明白了。  

    2号 CS 引脚-调试文档建议您是否未获得任何开关或脉冲、尝试将 CS 引脚上拉至.3V 以降低噪声、添加330pF...因此我们这样做是因为没有运行、因此没有 PWML。

    3请注意、到目前为止根本没有跑步记录。 然后、在阅读调试文档时、我们首先添加了330pF...nothing。 然后将 CS 引脚上拉至.3V ...我们开始看到偶尔出现的 RUN 引脚变化电平(0至5V)。 水平的变化确实是偶然的。 每当 VDD 低于关断电平时、VREF 电平就会变化。 我们可以注意到、这取决于 VDD 电容器。 我们有32 μ F 左右的输出。

    4:请注意、根据调试文档的建议、我们还降低了初级电感。 它现在大约为390uH、RCS 为0.85欧姆。 这估算了 PWML 启动时的64V VBULK。  

    似乎我应该更好地检测它、确保 PWML 通过隔离链。

    您认为 VDD 电平和 HVG 电平是可以接受的、还是不应该像评估套件中那样更高? 什么会使它们更高?  

    要采取的措施:从 CS 引脚移除330pF、从 CS 引脚移除上拉电阻。 使用更敏感的仪器重新测试 RUN 和 PWML。

    让我从以上所有内容开始。 目前最棘手的是4通道范围。 甚至是本周。

    Robin

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    尊敬的 Robin:

    我在调试指南中查看了 CS 上330pF 和0.3V 偏移的上下文。 我认为这是一种误解。
    第7.1节建议在 CS 上添加"高达"330pF 的电容、但会警告添加的延迟。  我认为这是一个比较含糊的建议。
    CCS 应该尽可能低以执行此操作(这是为了过滤 tCSLEB 不能消隐的较大前导边沿尖峰)、然后通过其他方式适应该 CAP 值创建的延迟。  但是、它并未说明如何适应它。

    在您的情况 下、您还没有任何要滤除的前沿尖峰(直到您获得 PWML 并能够探测 CS)、因此巨大的电容不起作用。

    在第6.1节中、建议 向 CS 添加失调电压、以使其更快达到0.28V。  再说一次、这是模糊的。  我们不想添加 0.28V (或0.3V)的偏移、我们希望添加一个小偏移(基座电压)、以减少 VCS 的剩余斜坡时间、使其达到0.28V。   这适用于启动 Vbulk 较低且 XFMR 电感较高的情况、因此 di/dt 过低、无法使 VCS 在2us 启动窗口内达到0.28V。   这个2us 限制窗口能够检测到一个 CS 短接至 GND 条件并防止进一步运行。  这种检测方法的一个副作用是低 di/dt 可能会被解释为短路 CS 条件。  向 VCS 添加基座(如50~150mV)有助于缩短在2us 窗口内的斜坡时间、从而避免错误的"故障"关断。  对于需要增加多少偏移量并且仍然有足够的 L*I^2*Fsw 功率来启动以及对于一个给定电感的低电压启动有一个实际的限制。

    同样、在您的情况下、我们需要评估前几 个电流脉冲、以查看是否需要偏移。  这些 取决于先通过隔离器将 PWML 信号传输到 FET。  

    与 EVM 板相比、我不太担心 VDDpk 和 HVG 的确切值。  所有参数都有容差、您的特定 芯片 可能会稍微偏离标称值 。  如果器件输出 REF 并运行、甚至获得 PWML、它就足够"高兴"了、您可以继续为电路板加电。

    此致、
    Ulrich


        

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    Ulrich:

    积分、我完全明白了。

    因此、我们从 CS....desperate:中删除了其他器件、我们尝试了所有方案、这些方案对电路进行调试是安全的。

    这是#1

    #2是一个重要的认识:在耗尽型 FET、VDD 充电、REF 变为5V 后、我的想法在 VULL 的某个水平上会变得很高。 电路中的任何其他东西 都不决定运行。

     到目前为止、只要 CS 电路一致、我的想法就与外部电路无关。 VDD、SWS、HVG 和 REF 信号就是证明-我们现在一直都有这些信号。

    AUX 绕组完全连接到控制器: Vs 及其整流器版本为 VDD。

    好的是运行信号只进入 Q4栅极-因此无论是在内部生成、还是2N7002k 栅极短路(这不是)...都应该变为运行高电平。  

    但是、如果 PWML 未启动 AUX 电压构建、运行是否会保持高电平?

    看起来运行需要次级侧处于电路 中并加载、以使其改变电平并保持高电平...这意味着正在发生 PWML ..... 仅磁化电流不足以使 CS 信号指示控制器一切正常、并将电压拉至高电平。   

     我想我今天将获得4通道 Tek 示波器捕获。 这将是一张 iPhone 图片...在发送这些结果之前、将会看到它的显示方式。

    Thnx 很多。

    Robin