尊敬的 TI 团队：
我对 TPS22919的短路保护行为和机制不太了解。 我的理解是、IC 使用电压比较器触发 SC 保护。
数据表中显示了下图：
我想知道该测量设置了什么详细条件。
它是否使用电子加载程序进行从空载到短路条件的仿真？
Iout 的峰值持续时间是否为 TPS22919的响应时间？
感谢您花时间阅读该问题。
JACK CHANG
插孔、
[引用用户="Jack Chang3"]
我想知道该测量设置了什么详细条件。
它是否使用电子加载程序进行从空载到短路条件的仿真？
[/报价]
从示波器可以看到、已编程的电流负载施加到输出端时的电压限制低于接地值、这将使<GND plateau as it tried. 变为现实 另一种可能是由位于接地下方的 SourceMeter 将 VOUT 脉冲为低电平。 这两种方法都应产生类似的结果。
为了给您一个100%自信的答案、让我与我的同事核实一下该范围捕获的具体测试条件、以避免提供错误的信息。
[引用用户="Jack Chang3"]
Iout 的峰值持续时间是否为 TPS22919的响应时间？
[/报价]
类型。 时序定义如图29所示。 t_SC 图被定义为 IOUT 上升沿和下降沿上 IOUT=ISC 的时间差。
这也可以应用于示波器捕获。
我将在团队中讨论设置详细信息后提供更新信息。
如果在此期间有任何其他问题、请告知我。
最好
Dimitri
您好、Dimitri、
感谢您抽出时间回答我的问题。
我还想问另一件事：
下图显示了发生 SC 后的恢复机制、
但没有图显示从加载到 SC 再到恢复的情况。
它是否间接表明、如果在输出端加载、则发生 SC、则恢复机制不起作用？
在 Iout 为1.2A 的情况下使用 EVB、然后仿真 SC、在 SC 仿真停止后、它不会恢复到3.3V Vout 和1.2A Iout。
您能否分享一些信息以及恢复的工作方式及其机制的原因？
感谢您抽出宝贵的时间回答问题！
JACK CHANG
插孔、
我与我们的系统工程师聊过一聊、原始图中的测试条件应使用 针对其他规格条件指定的使用 MOSFET 进行10m Ω 短路测试。 Ve 平坦是由于 FET 的内部 ESD 钳位或体二极管导致的、该二极管用于对地短路。
[引用用户="Jack Chang3"]
但没有图显示从加载到 SC 再到恢复的情况。
它是否间接表明、如果在输出端加载、则发生 SC、则恢复机制不起作用？
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否 如果在 SC 之前和 SC 事件之后有负载、短路机制仍将起作用、并且在移除短路后器件 的原始负载电流、图25与图24完全相同、但时间范围更大。
[引用用户="Jack Chang3"]
您能否分享一些信息以及恢复的工作方式及其机制的原因？
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是的。 首先、FET 两端的 VIN/VOUT 上有比较器、用于将 VOUT-VIN 与我们的阈值(VIN-VOUT<=VSC)进行比较。 一旦达到 VSC、就会有一个
检测到短路后、有两个 ISC 限值、器件可以调节为更高的限值和 Lowe 限制、这实际上取决于短路的性质。 如果发生"较软的短路"、此比较将调节为3A。 因此、如果检测到这种情况、则会达到比较器阈值、比较器会切换、内部 FET 驱动器会调节内部 FET 的 VGS、从而能够调节电流。
对于非常硬的短路、VOUT 将<=VSC (典型值0.36)、并且可能接近于零。 这是图24/25所示的条件、器件将根据数据集规格进一步降低电流
如果短路非常困难、器件也可能会进入热关断状态。 该器件还可以在不久之后恢复、因为一旦器件热关断、温度将降至145C 典型值的下降值以下、然后器件将再次导通。
测量电流的方法是使用 FET 的 Ron 代替串联电阻器、这样可以避免增加不必要的串联电阻、并通过降低功率耗散来最大限度地提高系统效率。 这就是为什么稳压短路电流"硬短路"VOUT<=VSC 条件下的受限较高、因为当 VGS 较低时、FET Ron 随 VGS 变化的现象会更大、 VGS 需要远低于 RON 更稳定的"软短路"条件。
如有任何疑问、请告知我。 如果这已经回答了您目前的所有问题、请按绿色按钮告知我。
最好
Dimitri
您好、Dimitri、
感谢您回答问题。
现在、我正在进行 TPS22919-Q1的硬件验证。
我在输出短路保护验证方面遇到了一些问题。
我在输出端设置了电子加载器实验、以消耗电流负载、然后模拟输出短路情况、但损坏不是少数22919。
输出电流达到10A 后、Vin 将变为低电平、如下所示的波形：
尝试分析损坏 IC、找出所有损坏 IC 上的 Vin 和 Vout 短接在一起。
我为验证而设置的实验对于22919来说似乎太苛刻。
您是否有任何建议或相对方法可供我验证22919的输出短路保护？
感谢您在这个问题上的友好帮助和时间。
JACK CHANG
