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[参考译文] LMG1020：上电时的 OUTL 行为

admin
Guru**** 2582405 points
Other Parts Discussed in Thread: LMG1020

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/936763/lmg1020-outl-behavior-at-power-up

器件型号：LMG1020

大家好、

LMG1020数据表指出、在 UVLO (VDD 低于4.1V-4.2V)期间、OUTL 被拉至接地。 我假设该引脚在0V 电压范围内通电时具有高阻抗、直到有足够的偏置电压来开启低侧 FET。 您能否评论一下当 VDD 在启动时从0V 上升到 UVLO 阈值时、VDD 电平 OUTL 从高阻抗上升到 GND 的大致情况？

谢谢、

Antonio

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    TI__Guru**** 2582405 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Antonio、

    感谢您关注我们的驱动器。

    请使用大约4.33V 的最大 UVLO 上升阈值、请记住、建议的上电序列为 VDD-IN 信号、以避免偏置输入 ESD 结构。

    如果您有其他问题、请告知我们。

    此致、

    -Mamadou  

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    TI__Guru**** 2582405 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Mamadou、

    感谢您的反馈、但我对 OUTL 引脚拉至 GND 时的阈值感兴趣。 即、在0V VDD 下、我假设它是高阻抗、对吧？ 在 UVLO 期间、它为 GND。 因此、它在什么 VDD 上从高阻抗转换到 GND？

    谢谢、

    Antonio

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    TI__Guru**** 2582405 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Antonio、

    是的、当 VDD = 0V 时、OUTL 处于高阻抗状态、并保持该状态、直到器件进入 UVLO、您可以使用 UVLO 电源轨。

    换言之、一旦 VDD UVLO 被激活、OUTL 就会通过内部下拉晶体管转换到 GND。

    您到底要实现什么目标？ 我提出的原因是、该引脚应在正常运行期间短接至 OUTH 而不是悬空。

    此致、

    -Mamadou