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[参考译文] LM5025C:断电序列:为什么会有不同的行为?

Guru**** 2513185 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/945601/lm5025c-power-down-sequence-reason-why-different-behavior

器件型号:LM5025C

我们发现控制器输出不稳定的另一种行为。 断电状态时、情况1是 Clamp-SW GATE (=控制器输出)

保持"高"(绿色图)、案例2将变为"低"。 我们想知道发生了什么。

请参阅随附内容、您能提供评论吗?

e2e.ti.com/.../4604.201001.docx

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    您好!

    它对您的钳位 MOSFET 是否有任何不良影响? 您的波形显示在 UVLO_OFF 时发生、因此不应对您的转换器运行产生任何不良影响、对吧? 您能否澄清您的疑虑?

     

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    非常感谢您的快速回复。

    是的、我们尚未发现两个波形都存在任何问题。

    问题是、关闭操作的顺序更好、安全性更高。

    当 UVLO 处于最大状态时、您是否认为可能会发生这些现象?

    此致、高桥庆一  

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    您好!

    不应存在差异、因为运行处于 UVLO-OFF、OUT_A 停止、 OUT_B 处于高电平将变为低电平、因此它与处于低电平的 OUT_B 相同。 重新上电时、A 和 B 都将首先为低电平。  

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    尊敬的  

    感谢您的快速回复。

    是的、明白。 我们将仔细检查您相应提到的内容。

    此致、高桥庆一