[参考译文] LM5032：最大占空比

您好！

根据设计中使用的参数、最大占空比估计为41.8%。 我不确定获得51.5%的确切原因是什么。 可能40.3k 太大了？ 但数据表没有最大限制。 正如您所说、36k 工作正常。 您可以尝试低 UVLO 吗？ 将 UVLO 从1.4V 更低至1.3V、然后36k 可能会根据需要提供更高的最大占空比。  

顺便说一下、您是在电路板上测试器件还是在 TI EVM 上测试器件？  

我在 PCB 上测试了该器件、而不是 TI EVM。 请注意、我们已经在占空比不是很关键的另一个设计中使用了该器件、并且这已经在批量生产中建立、因此我们有使用该器件的经验。

数据表中未指定您正确说明的占空比变化、但 TI 在另一个线程中提供了统计数据。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/881645/lm5032-maximum-duty-cycle-error

50%最大占空比至关重要、因为在正向转换器设计中必须发生内核复位。

我有一个12V 电源和一个75k 和10k 的电阻分压器、在 UVLO 引脚上提供1.4V 电压。

我的设计要求要求我将占空比推至最大值、这就是为什么我需要了解为什么我看不到使用 DCL 和68k RT 的40k 电阻器计算得出的占空比。   UVLO 引脚上的电压只会使占空比降低、但这不是我们看到的结果。 对于1.4V 及以上电阻器的 UVLO 引脚、我看到为51.5%。  即使使用分布图中的最坏情况编号、也不应发生这种情况、而应要少得多。  

我已经在反馈连接的情况下测试了许多器件、并且根据数据表设置反馈断开、始终为51.5%。

谢谢。

下表中的典型最大占空比为76%。 测试条件：RT = RDCL = 42.2k、 UVLO = 1.3V、VCC = 10V。 您能否测量实际占空比？ 如果您使用此占空比作为起点、您会得到什么占空比？ 然后、您可以将 RDCL 降低到较小的值、并计算最大占空比并比较您测量的值。 我怀疑 下表中的不同 RT 可能会产生一些变化。  

感谢 Sean 的意见。 我已根据您的建议安排了更多测试资源、并将尽快更新。

谢谢。

按照 TI 的建议、现在已执行进一步的测试、RT 和 RDCL 均设置为42.2k。  在 Vin 电源= 10V 且 IC 处于关闭状态时、UVLO 引脚的测量值为1.17V (<1.25V)。 将电源电压增加至11V 会导致 IC 运行。 根据建议、VIN 逐渐降低、使 UVLO 引脚电压达到1.25V。 这是 在输入电压为9.5V 时实现的。 此时、在 OUT2上观察到的最大占空比为75.7%。 符合76%的数据表。

还观察到 OUT1和 OUT2占空比时间之间存在差异。 在本例中、OUT1始终比 OUT2少1.5%。 许多器件都出现了这种情况。

回到原来的问题、它是将68k 作为 RT 电阻器(我在设计中要求的值)、将 RT 作为40.3k。 这会在 OUT2上产生50.3%的最大占空比、这与使用数据表中的公式计算出的47.4%不一致。 这假设情况更糟、如铃形分布曲线82%所示。 该曲线先前在该线程中链接、由 TI 给出。

由于我需要尽可能地推动占空比、因此我需要知道正确的分布、以确保产品不会发生故障。

谢谢。

我向我的同事介绍了这个问题。 他想知道您是否可以分享您的原理图以帮助分析。

谢谢。

谢谢。 我们将对其进行审查。

开环时、OUT1和 OUT2由内部比较器、二极管、电阻器单独生成。  它们之间通常存在一些差异。 但在闭环上、可以纠正差异、

关于最大负荷、它需要更多的努力才能理解。  

我知道 RT 必须是68K。 UVLO 必须为1.4V 才能满足您的设计需求。 如果我错了、请纠正我的问题。 假设我是对的、请执行以下步骤：

1)。 RT=68K、V_UVLO =1.4V、RDCT =68K。   测量占空比 OUT1和 OUT2；

2)。  RT=68K、V_UVLO =1.4V、RDCT =40.3K。   测量占空比 OUT1和 OUT2；

这可以告诉我们有关最大占空比以及 RDCT 如何影响最大占空比的完整信息。

我将在明天上传回复。

ASD

为了实现最大占空比，TI 在论坛上提供了一个额外的公式，即 Max_Duty-(UVLO-UVLO_min)*21.54， 其中在 UVLO_min 值为1.25V 时，Dmax 为80%。 然后、UVLO 电压每变化1V、占空比就会变化21.54%。

此公式可在下图中看到、如绿线所示。 但是、可以从标准直线方程 y=mx+c 得出一个更精确的公式、并参考数据表中的表格数据、如下所示。

在本例中、m =(80-20)/(3.75-1.25)     m =24。    C 可以从特定点确定为110 80 = 24 x 1.25 + C

然后，Dmax 由110-24*UVLO 给出，这用红线显示。

对于我们的应用、已显示通过将 UVLO 设置为2.7V 标称值、Rt 和 Rdcl 设置为1的比率、例如两个电阻器68k、误差最小、占空比由 UVLO 电压精确设置。

UVLO 的电流源为20uA、容差为16uA 至24uA、而前一个 TI 论坛显示的占空比范围为+/-8%、如下所示。 8%的误差是否包括 UVLO 容差。 我怀疑不是、因为可以通过使该引脚上的分压器相对于20uA 源保持刚性(更高的偏置电流)来控制 UVLO 电流源导致的误差。