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[参考译文] BQ76200：针对栅极驱动器、短路保护故障的导通与放大器；关断时序改进

admin
Guru**** 2766025 points

Other Parts Discussed in Thread: BQ76200

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/797982/bq76200-turn-on-off-timing-improvements-for-gate-drive-short-circuit-protection-failure

器件型号：BQ76200

您好！

我们已经为使用 bq76200PWR 的电池管理系统准备了电源路径电路。 原理图如下：

有关开通的投诉

C122 = 0.1uF 时的导通特性：

CH1：TP53 - TP10

通道2：TP69 - GND

C122移除后、TP169上的压降会增加：

CH1：TP53 - TP10

通道2：TP69 - GND

导通特性 R116移除后、Vgs 具有可接受的上升时间。 当 FET 出现问题时、这种情况的限制是什么？ 我还尝试将 C122增加到2.2 μ F、但导通时间没有改善。

CH1：TP53 - TP10

通道2：TP69 - GND

 

有关关闭的投诉

FET 关断时会出现类似的问题。 可以看出关断速度不快。 (Tfall < 500ns)。 根据文档、需要注意的是、关断时间取决于 R108和 C100的值。 将该值调整为 R=10欧姆、C = 0.01uF 也不会改变关断时间。

 

因此、FET 无法在电池组级别直接短路、并且由于 SOA 违例而发生故障。 您能否提供以下建议：

1.在关断时减少 TF (下降时间)

2.让清洁器关闭而无伪影(减少上升时间)

 

谢谢

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    TI__Guru**** 2766025 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好、Rachit、
    电流在环路中流动。 在 DSG 导通电流从 VDDCP (TP84)流出 DSG 引脚、流经栅极电阻为栅极电容充电。 流出源极的电流将通过 PACK 引脚滤波器 R108和 C100或 PACK+上的负载返回 GND。 电流从 GND 通过 BATT+(和/或 C43等)电源通过 R119或 C122继续流向 VDDCP 电容器 C120。 当 FET 导通时、电流将从 BATT+汲取到 PACK+、具体取决于其负载、这将提升 PACK+并可能下拉 BATT+。 因此、电路中存在很多动态因素。
    当您移除 R116时、电流会大幅降低、由于引脚电容和 D36的引脚电容非常低、DSG 会迅速上升。 DSG 会快速上升、正如波形所示、不清楚 BAT 会下降的原因。
    BQ76200的内部路径电阻是固定的。 您可以调整 R119或 C122以保持 BAT。 较大的 C122会使器件更难跟随 BATT+上的负载瞬态。 较小的 R119可以在瞬态期间允许更多电流流入器件。 您的应用的最佳解决方案可能取决于系统中存在的瞬态。 降低 R116也同样会导致更多瞬变进入器件。
    对于关断、您选择了具有低 RDSON 的 FET、它们也具有低 VGSTH、因此很难将其关断。 BQ76200将 DSG 拉向 PACK。 有内部电阻和 R116的外部电阻或 D36上的压降。 请参阅 www.ti.com/.../slua794.pdf 第4.3节。 DSG 与 PACK 之间存在压降、初始相位的 D36两端出现压降、R108两端出现压降、PACK+下降。 D36当然允许瞬变进入部分、肖特基型二极管在导通期间可实现更低的压降。 较小的 C100或 R108将使 PACK 引脚更接近 PACK+、同样需要权衡器件允许的更多瞬态。
    您可以查看最近发布 的 e2e.ti.com/.../796073上的这篇文章 、了解外部驱动器的想法、但电路中的类似限制将控制外部驱动器的输入。 使用极低的 VGSTH FET 将 PACK+下方的 PACK+引脚偏置或将栅极拉至 GND 可能是更好的选择、我不知道这些方法的演示电路。
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    TI__Guru**** 2766025 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好！

    感谢您的反馈。 添加外部 PNP 下拉电路有助于在<300ns 内降低 Vgs。 附加以下波形：

    CH1：VGS

    通道2：BATT

    通道3：VBE (PNP)

    棘手问题1：存在2V 的残余电压、该电压以高时间常数衰减(波形未添加在帖子中)

    痛点2 (在上一帖子中未解决)： 开启波形仍然不平稳、需要解决。 有什么线索吗？

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    TI__Guru**** 2766025 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好、Rachit、
    第1点。 DSG 不能完全驱动至 PACK 引脚、驱动变为高阻抗电阻。 类似地、PNP 将关闭、任何连接都将以提供的任何值电阻。 当这些关闭时、外部电阻器 R22将栅极变为0。 R22必须较大、并且需要很长时间。

    第2点。 "电流在环路中流动。 在 DSG 导通电流从 VDDCP (TP84)流出 DSG 引脚、流经栅极电阻为栅极电容充电。 流出源极的电流将通过 PACK 引脚滤波器 R108和 C100或 PACK+上的负载返回 GND。 电流从 GND 通过 BATT+(和/或 C43等)电源通过 R119或 C122继续流向 VDDCP 电容器 C120。 当 FET 导通时、电流将从 BATT+汲取到 PACK+、具体取决于其负载、这将提升 PACK+并可能下拉 BATT+。 因此、电路中存在很多动态因素。"
    流出 DSG 的电流必须来自 C122和 R119、以弥补来自电容器的任何电流。 如果上升速度快、则 DSG 上升时可能会产生内部损耗。 如果您的电压足够低、您可能不会这样做。 请参阅 www.ti.com/.../slua794.pdf 图11和相关讨论。 您必须在应用中找到原因。