[参考译文] UCC28633：UCC28633 ----如何避免由于初级绕组退磁电压过冲而导致 Vdd (OVP)跳闸？

Ken 您好、

感谢您关注 UCC28633 PSR 反激式控制器。

我认为您的三个问题可能都与同一个问题有关。 我认为问题可能是由于变压器初级绕组和次级绕组之间的泄漏电感过大。 在轻负载时、此泄漏电流可能会首先将每个开关周期的大部分能量转移到偏置绕组、然后再将其余部分输送到负载。

在这种情况下、偏置 VDD 可能会累积到 VDD (OVP)阈值、该阈值的最小电压范围为16.5V 至最大电压18.3V (典型值为17.5V)。 如果避免 VDD OVP、则其他两个问题可能以这种方式出现：

问题2 -调节是通过在 VS 时对反射偏置绕组电压进行采样来完成的。如果高泄漏有利于偏置绕组、则该电压可能会比输出升高一点、并且会将开关频率降低。 现在、负载拉低 Vout、这会克服偏置绕组的额外电压、控制器以更高的频率响应以恢复 Vout。 然后、这会升高偏置电压、周期再次开始。 环路响应的交叉频率似乎约为2kHz。

问题3 -由于 Vout 在重负载启动期间增大、泄漏能量更高(峰值电流最高)、这将增加在 VS 检测到的偏置绕组电压。随着 Vout 接近调节、 这表现为 VS 上的过冲、环路会显著降低开关频率、就像 Vout 接近(但不在) OVP 一样。 降低的频率和重负载会快速下拉 Vout、VS 处的电压会下降到足以恢复高频率。 重负载有助于将控制环路稳定至就绪状态调节。

我建议研究您的变压器设计并确定初级到次级耦合是否可以改进。

此致、
Ulrich

您好 Ulrich、
感谢您的回答。 我同意您对振荡行为原因等的分析。 我认为我已经解决了 Vdd (OVP)跳闸问题--至少，这不会在我可以实现的最重负载下给我造成问题。 但这三个问题都与 FET 关断尖峰导致的能量累积有关。
(定制)变压器基于 EE-25/28/10内核/bobbin。 它具有340E-6 H 初级电感和< 10E-6 H 初级泄漏(在电桥上和有源电路中测量)。 其结构采用紧密耦合的分层结构、两层次级夹在两层初级中。 它是一个手工构建的原型。 为了将偏置绕组匝数从8到7 I 从其他绕组外绕回偏置绕组、因此我目前的原型肯定会比自动绕组机在最终结构中产生的耦合更差。
我可以使用原始结构构建新的变压器原型、其中偏置绕组也夹在两层初级侧和次级侧的内部。 但是、我不相信这会对环路不稳定产生很大影响。
有3个绕组、绕组上相对于一个配对(例如、pri 秒、pri 偏置、sec 偏置)的泄漏(即自感)不一定与另一个配对中的泄漏电流相同。 当一个绕组上的自感相对于两个其他绕组具有等效性时、理论上可以缓冲其所有电压过冲。
但在观察"波形"上的波形时、我觉得初级侧与偏置之间在 FET 关断时的过冲中存在很大的耦合。 这种耦合是磁耦合(即非电容耦合)。 我不清楚增加偏置绕组和初级绕组之间的耦合会如何产生显著的影响。
我不是一名缠绕磁体专家、但我认为我们所使用的性能符合行业规范。 我不认为需要象三 filar 绕组这样的外来技术。 我们似乎有2%到3%的漏磁电感比--我认为这是合理的。 您能不能建议更好地可行、如果可行、如何使用实际的绕组拓扑？
同样、虽然我没有预料到这些问题、但我认为它们在应用 UCC28633时会非常普遍。 令我惊讶的是，在我所遇到的任何 TI 文献中都没有提到它们--我可能考虑过另一个 IC 控制器。
我期待能提供进一步的指导。 不过，在现阶段，我认为问题并没有因上述原因而得到解决。

您好 Ken、

感谢您的快速回复。 很抱歉、我的第一条建议没有提出。 我同意您的变压器设计似乎很好、漏电感相当不错。 我担心的是初级与偏置相结合比次级相结合更好。 这似乎不是这样的、因此我没有理由建议对其进行更改。 相反、让我们尝试不同的方法。

在数据表的图44中、EVM 应用电路在偏置二极管 D1和 VDD 电容 C2之间包含一个4.7R 电阻器 R1。
如果您的电路在这里没有电阻、请尝试添加一个电阻。 如果它有一个低值、请尝试增大它的值。
其目的是用作低通滤波器、以平缓 FET 关断电压尖峰、该尖峰可能会对 VDD 电容进行峰值充电。
电阻器值不应太高、以防止在较短导通时间和低频率(通常在轻负载下)下向 VDD 电容器中注入足够的电荷、以免 VDD 电压降至 UVLO 关断阈值以下。 允许一些裕量。

此 EVM 还在偏置绕组上并联了一个1000pF 电容 C14 (图44右下角)。 我不知道为什么包含它、实际上、它可能是为了对抗 EMI。 如果您的设计有一个、请尝试减小或移除它。 如果您没有、请尝试在增大值时添加一个、以查看它是否可以缓解您的设计的任何症状。

进一步遵循 FET 关断尖峰路径、如果您有一定的裕度、请尝试降低初级钳位电压。
较低的尖峰可能有助于缓解偏置尖峰问题。 但如果钳位电压降低得太低、请注意缓冲器损耗增加。
我承认这是一种试错方法。 许多应用是独特的、因此一种设计的适用功能可能不适合另一种设计。 请告诉我、其中的任何一项是否对您有所帮助。

此致、
Ulrich

您好 Ulrich、

我已经注意到4.7欧姆电阻器和1000pF 电容器。 我已经对这些进行了实验。

就像您看到的，1000pF 电容器没有任何好的理由(包括 EMI 抑制)--至少，它不能帮助或影响这个问题。 但我通过实际添加到我的电路来验证了这一点，得到了预期的结果--在 FET 导通时偏置绕组的振铃频率大幅降低，但没有其他影响。 规格中至少提到700pF 的测试条件一次。

串联电阻不能解决问题、即使电阻值经过优化、也不足以在宽负载范围内控制 Vdd、但对于窄负载范围(即固定负载)而言、它可以很好地工作。 我们的应用需要在非常宽的可编程范围内具有脉冲负载。 它本质上是一个大于100：1的范围、并且如果需要的话、可通过预/偏置负载将其减少至也许10：1或更小(尽管这是尽可能避免的)。 但同样、即使在100V 输出端进行预载也无法解决当前观察到的问题、并且在最低负载< 1VA 至~20VA 的条件下运行时不会出现任何问题、而在10VA 至20VA 负载之间出现的意外振荡除外。 目前、我正在使用滑动调整线绕电阻器进行测试、但在实际应用中、负载将是通过线路频率 HV 变压器的低压(即< 200Vpp)绕组耦合的可编程电流源。 因此、我们的设备(正在开发中)中的负载将看起来具有相当高的阻抗。

我目前使用的是 RLC (振荡电路)、而不是简单的串联 R、这似乎可以正常工作。 我还没有(可用)组件的最佳值、但如果经过优化、回路会在偏置绕组的 FET 关断尖峰中耗散大部分多余能量。 我在这一点上进行了实验，以证实这种做法的效力，令我满意。 接下来、我将订购一些更优值的 R/L/C 组件、并进行安装、以测试 Vdd 的负载调节是否能够如我预期的那样得到进一步改进。 但是、即使是这样、该解决方案也可能足以满足整个负载范围的需求。

自我们上次交换以来、我已经测试了预加载 Vdd、以匹配和/或超过(100V)输出端的比例衰减率。 这似乎对产生~2kHz 振荡的环路不稳定性没有显著影响。 输入端未出现任何异常(即开关直流初级电压)。 如果可以实现全电压、振荡频率可能会随着负载的增加(高于20VA)而增加。

我担心、对于我们的 UCC2863x 器件应用而言、该问题可能根本无法解决。 我可以看到、这些器件当然无法使用标准频率补偿方法。 你同意吗？

您能否为所谓的 PID 回路提供任何定量信息(即规格)？ 如果没有此信息、很难理解环路的不稳定性。 我还会要求咨询相关的开发工程师----如果被告知我们应用的性质，对于那些对 IC 内部信息非常了解的人来说，我们可能很清楚，我们无法使它正常工作。 但是，如果没有更好的理解或信息，我还不准备放弃。

数据表第32页非常简短、但似乎与环路动态关系最密切。 我们可能没有足够的输出电容(4.7E-6法拉)--我将进行实验增加这个值，以查看环路稳定性是否受到影响。 我们现在正在使用聚合物薄膜--大幅度增加将需要使用 ALO 大容量电容器。 这可能是数据表中有关纹波电流额定值的注释中内置的假设。

大多数应用程序可能需要在固定负载和待机状态下运行、但两者之间没有任何区别。 这就是我们的应用程序可能出现问题的原因。 再次感谢您迄今提供的帮助。