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[参考译文] TPS650864:ZU6的 TPS6508640问题

Guru**** 2392125 points
Other Parts Discussed in Thread: TPS544C25, TPS650864

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/794432/tps650864-tps6508640-questions-for-zu6

器件型号:TPS650864
主题中讨论的其他器件:TPS544C25

大家好、团队、

我们对 TPS6508640 + ZU6有疑问。 请提供支持?

VCCINT 和 VCCBRAM 的 μ◆序列
VCCINT 将由"TPS544C25"生成。 我的客户计划使用"6.3 TPS6508640设计和设置"。 在序列图中、"VCCINT"在"VCCBRAM"之后上升。 Zynq ZU6的器件规格建议首先启动"VCCINT"。 我们认为它与建议的序列不同、它是否正确?

◆关于 I/O 电源
对于 Zynq 的 I/O 电源、考虑以下电压。
・PS 侧 I/O 电源"VCCC_PSIO":+3.3V
PL 侧的・IO 侧电源“VCCC_HDIO”:+ 3.3V“VCCC_HPIO”:+ 1.8V
在数据表"6.3 TPS6508640设计和设置"中、
"VCCO_HDIO"使用"LDOA2"生成"0.7V 至1.5V"。
"VCCO_HPIO"使用"LDOA3"生成"0.7V 至1.5V"。
因为这不符合 IF 的规格
从 BUCK1生成"VCCC_PSIO"和"VCCC_HDIO"
"VCCC_HPIO"被认为是从 BUCK5生成的、
无法满足序列规格。 当 I/O 电压高于上述规格时、您能告诉我建议的电源配置吗? 它们是否应通过分别插入负载开关等来控制?

◆关于 DDR 存储器的电源
他们计划通过 DDR3L。 请告诉我如何设置 VDDQ:+ 1.35V 和 VTT:0.675V。
(它是 CTL1和 CTL2引脚的设置吗?)

此致、
Satoshi Yone

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好、Yone - San、

    今天是美国的公共假日。 此主题已分配、将在假期后的下一周解决。
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    Yone - San、

    以下是您每一个问题的答案。 对于问题1和2、您可以按照 TPS650864数据表(图6-3)中的电源图进行操作。

    1.正确的做法是,建议在 VCCBRAM 之前为 VCCINT 加电,但不要求先为其中一个加电。 我们的设计不遵循这一要求的原因是无法使用关断延迟对控制外部 VCCINT 轨的 GPO 进行编程。 由于没有关断延迟、因此我们首先打开 BUCK2、并对 GPO1进行编程以监控 BUCK2_PG。 这可确保关断序列不会违反 Xilinx 规范、方法是在所有其他电源轨之后关闭 VCCINT 和 VCCBRAM。

    2.我不认为 VCCO HDIO 或 VCCO HPIO 需要以任何方式进行定序。 只需通过 I2C 通信将 LDOA2_DIS 和 LDOA3_DIS 位设置为1、即可启用 LDOA2和 LDOA3电源轨。 默认情况下、LDOA2将输出1.5V 电压、这可以为 VCCO_HDIO 供电、LDOA3将输出1.2V 电压、这可以为 VCCO_HPIO 供电。

    3.您对 DDR3L 电压正确无误。 当 CTL1和 CTL2为高电平时、BUCK6将输出1.35V、而 VTT_LDO 将输出0.675V。