[参考译文] LMG1020：选择栅极电阻器以最大限度地减小 VDS 振铃

您好、Hitesh、

感谢您深入了解 LMG1020。 根据您的描述、我假设在高侧导通期间开关节点变为高电平、并且在该过程中过冲至低侧 FET VDS 两倍的总线电压。 此外、您还将在降压半桥配置中连接两个 LMG1020、其中高侧 LMG1020使用自举配置供电

下面的链接详细介绍了减少 FET 上振铃的几种不同方法。 首先要确保您看到正确的峰值电压测量、是在 FET 最接近的漏极点和猪尾的近源极或接地点直接使用猪尾测量技术、以确保探针正常工作 环路电感很小、不会影响峰值电压。 您还可以考虑优化布局以实现更低的电感功率环路、因为 di/dt 乘以布局环路电感 L 等于电感上的压降或上升。 例如、可以通过尽可能减少总线电容器和返回路径的电源环路布局来降低电感。 通过在 OUTH 上使用1至10欧姆的栅极电阻器或在导通路径中使用引导电阻器、可以减慢导通 dv/dt、从而减慢 di/dt。 开关节点上的缓冲器也是可接受的解决方案、但会降低效率。 在实施这些解决方案时、如果您有任何疑问、请告诉我。   

 谢谢、

您好、Hitesh、

感谢您的跟进、

如需选择栅极电阻器、请查看下面的应用手册、如果您有任何问题、请告诉我。

www.tij.co.jp/jp/lit/an/slla385/slla385.pdf

谢谢、

您好、Hitesh、

感谢您的更新、

我没有遇到过有助于调节栅极电阻器以最大程度地减小 VDS 过冲的应用手册、但这种选择栅极电阻器的方法可能也类似于 VDS 过冲。 无论如何、我会联系合适的应用工程师、看看将来是否可以编写这份文件。 最大电压规格的 VDS 输出取决于是否在高侧导通至低侧 FET 或低侧导通期间发生过冲、从而产生负电压并以此方式增大 FET VDS。 假设在低侧 FET 上发生过冲、则它可能是由于 dv/dt 或在关断期间仍导通的电流所致。 如果 dv/dt 是问题、则可以在高侧导通时使用更高的栅极电阻来降低开关节点的速度。 找到合适的栅极电阻器来限制 dv/dt、进而限制 VDS 过冲电压的过程是经验性的、具体取决于许多因素。 从低电平开始并增大电阻以查看效果、同时确保仍能获得所需的脉冲宽度和效率。 您还可以降低布局回路电感、也可以应用钳位二极管(反并联)、以帮助将低侧的 VDS 电压钳制到可接受的电平。 请查看 LMG1020 TIDA (http://www.ti.com/lit/ug/tidue52/tidue52.pdf)中关于钳位 VDS 电压以保护 FET 的第2.2.7节。 它引用了不同的拓扑、而不是降压配置、但讨论了在某些情况下使用钳位二极管比栅极电阻器更有效的优点和缺点。 请告诉我、这是否有助于回答您的问题、或者您是否有更多后续行动。

谢谢、