[参考译文] UCC24624：SR1 Vgs 波形在每个周期都在变化

大家好、Doi-San、

您的听力很好。 您是否有我们可以查看的布局文件副本？ 您能否提供 SR1 VDS 波形的放大图？ 我们想知道 MOSFET 导通时 VDS 波形的形状。 您将需要使用小电压标度来查看形状。

此致、
本·洛夫

否

我今天必须得到答案。

否则、我们将丢失。

大家好、Doi-San、
这是 IC 运行的预期结果。
UCC24624使用比例栅极驱动器运行。 它降低栅极电压以增加 SR 导通电压。 这最终有助于改善 SR 的导通时间并减少 SR 损耗。
比例栅极驱动器的控制来自其 VDS 电压。 当其电压高于-35mV 时、比例栅极驱动器将启动并开始降低栅极电压。
在波形中、两个周期恰好位于比例栅极驱动阈值的边缘。 因此、在一个周期、它达到阈值、而在另一个周期、它未达到阈值。 由于 LLC 在谐振频率以上运行、次级侧的高 di/dt 会立即导致 SR 关闭。 因此、在比例栅极驱动器无法启动的一个周期中、SR 会立即关闭、而不会看到栅极驱动电压降低。
这是正常操作、在该操作模式下是预期的。
如果增大或减小负载、您应该会看到此行为消失。
如果您有任何疑问、请告诉我。
谢谢。
必应

必应-圣、

我的客户想知道、在每个周期改变波形的控制是否不会降低效率。
您能解释一下控制不会降低效率吗？

杜伊-圣

 如果操作只是成比例栅极驱动器踢进或不踢进、则不应影响效率、因为 SR 控制器对功率级做出正确响应。

 不过、我更详细地查看了您的波形、当比例栅极驱动器未启用时、SR 会提前关闭。

 如果您查看更多详细信息、您可以看到 SR 在比例栅极驱动器可能踢进的位置被关闭。

 在我看来、SR 早就关闭了、因此会影响 SR 导通损耗的效率。

 我不知道 SR 决定提早关闭的确切原因。 有多种可能。

糟糕的布局。 SR 控制器启用比例栅极驱动后、会有一些电流将栅极电压拉低。 如果该电流在电压感测上引起一些噪声、则可能会导致 SR 提前关断。 您能否帮助显示此 IC 周围的布局？ 还是使用子卡？

2. SR 上的 di/dt 会导致足够的偏移电压并导致 SR 提前关断。 我对此不太有信心、因为它发生在电流的平坦部分、其中 di/dt 非常小。 为了避免这种情况、您只需在 VSS 引脚和 PGND 之间添加一个电阻器、即可稍微增大关断阈值。 我建议从30欧姆开始。

或者、您也可以单独对其进行评估、因为对效率的影响相当小。 它在每两个开关周期上具有600ns 的体二极管导通时间。 假设开关频率约为130kHz。 这会使导通损耗增加~0.1%。

请告诉我您的想法。

谢谢。

必应

必应-圣、

它们在原始 ST micro SR 板上交换 SR IC。

主要是导线连接方法。

但您不能说这就是原因。

日本创客在登上飞机前必须获得完美的成绩。

它们在 VSS 和 SR2源之间使用100欧姆电阻。

他们对 SR2波形得到改善感到非常满意。

如果您请求更改电阻器值、请告诉我如何通过查看什么来确定该值？

大家好、Doi-San、
由于它们已使用 VSS 电阻器、因此没有理由在该处添加更多电阻器。
当他们添加电阻器时、您能否让他们在 VSS 引脚和 PGND 之间放置100欧姆电阻器、然后使用粗线将 PGND 连接到两个 SR MOSFET 的中间。 有关详细信息、请参阅数据表布局示例。
它们应该能够使两个通道 SR 的行为大致相同。
请告诉我您发现的内容。
谢谢。
必应

很抱歉、我按下了错误的按钮。
是的、您可以使用120或150欧姆。 我提到100欧姆的唯一原因是、在您的消息中、您说它们使用的是100欧姆电阻器。
当您进行布局时、请尝试将电阻器置于两个 FET 的中间、以便这两个 FET 的布局相对对称。 我希望两个 MOSFET 之间连接了一块大铜、以便最大限度地减小电感和电阻。
请告诉我您发现了什么。
谢谢。
必应