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[参考译文] TPS24710：EN 引脚行为的时序图

admin
Guru**** 2387080 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/664534/tps24710-timing-chart-for-behavior-of-en-pin

器件型号：TPS24710

您好！

在以下情况(案例1和案例2)中、您能否向我展示 EN 引脚在"关断时间"、"去毛刺脉冲时间"和"接通延迟"方面的行为的时序图？

情况1.

情况2.

此致、
加藤

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    TI__Guru**** 2387080 points
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    卡托、

    情况1与 DS 中的图2相同。 案例2尚未被定性、因为开启延迟通常不是设计问题、并且比正常上电 Vgate 上升小得多。 对于使能上电、它将处于与案例2中所示的 Vcc POR 相同的通用范围内。 最好您在 EVM 上结账、并使用+/-50%窗口来实现容差、以考虑 IC 和温度差异。 请记住、图1和图3还考虑了 Vgate 电容在您查看其时序时对将栅极拉低的影响。 图3 (快速跳闸)的下拉性能非常强(1A)、因此 CRSS 的影响很小。 图2查看拉电流(I-GATE)导通时序。 Vgate 将会滞后这一步。

    Brian
  • 0
    TI__Guru**** 2387080 points
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    您好、Brian -San、

    感谢您的快速响应。

    不幸的是、我对"去毛刺脉冲时间"的含义没有清晰的了解。
    那么，您能否为“去毛刺脉冲时间”绘制时序图？

    此致、
    加藤

  • 0
    TI__Guru**** 2387080 points
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    卡托、

    去毛刺脉冲是内部电路忽略输入的一段时间。  这可防止您不希望在瞬态环境中发生的细微差别触发。

    Brian

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    TI__Guru**** 2387080 points
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    您好、Brian -San、

    感谢您的回答。

    我明白了。

    此致、
    加藤