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[参考译文] TPS544B25：TPS544B25外部同步时钟

admin
Guru**** 2391955 points
Other Parts Discussed in Thread: TPS544B25

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/661186/tps544b25-tps544b25-external-sync-clock

器件型号：TPS544B25

尊敬的先生：

SUB：具有外部同步时钟的 TPS544B25稳压器、

稳压器输入、输出和电流要求。
输入电压= 4.0V - 6.0V DC
输出电压= 0.95V DC
最大电流= 20A

架构：
在我们的设计中、我们将首先使用默认设置为稳压器供电、该电源用于为 FPGA 供电、

FPGA 通电后、

根据需要、我们希望向稳压器的 SYNC 引脚提供从 FPGA 生成的同步时钟、

请确认、我们提供同步时钟的方法是可以的、
此外、当应用此同步时钟时、不应更改稳压器输出电压。

如有任何问题、请告知我们如何根据我们当前的电源树控制同步时钟、

此致、
Shashi。

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    TI__Guru**** 2391955 points
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    Shashi、

    数据表第8.3.9节包含有关应用外部时钟的详细信息、 具体配置取决于您是否使用 VSET 功能。  外部时钟应处于 RT 设定频率的20%以内。  动态更改频率模式会干扰控制环路、并在输出端引起轻微的欠压或过压瞬变。  如果您需要更多信息、请告诉我。

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    TI__Guru**** 2391955 points
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    尊敬的 John Tucker：

    感谢您的快速响应、

    下面列出了详细信息：

    VSET = 34.8K 至 AGND

    SYNC/RESET_B =复位、发送到此引脚的低电平信号、然后电压输出为零、

    以使用同步功能
    使用 PMBus、寄存器 MISC_CONFIG_OPTIONS (MFR_SPECIFIC_32)(F0h)中的 FORCE_SYNC 位应设置为1


    我们的关注点：
    我们计划使用外部电源正常信号到 SYNC/RESET_B 引脚来实现启用/禁用稳压器输出、
    将 FPGA GPIO 连接到 SYNC/RESET_B 引脚以实现外部同步功能
    关于同一引脚上的电源正常和 FPGA GPIO 信号逻辑冲突的问题。

    是否有针对上述方法的优化和最佳解决方案、


    过冲或下冲查询：
    同步时钟频率的突然变化会导致相关的控制环路响应、从而导致输出电压出现过冲或下冲。
    查询：
    a)过冲/下冲的程度、并分享测试结果参考、
    b)建议采用哪些方法来确保不会发生电压过冲/下冲。

    此致、

    Shashi。

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    TI__Guru**** 2391955 points
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    让我看看我们是否有任何数据。
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    TI__Guru**** 2391955 points
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    大家好、Shashi-San、

    1. 在设置 FORCE_SYNC 位并将其存储在 EEPROM 中之后、只要 VIN/VDD 电压大约超过3V、SYNC_IN 函数就会激活。

    2. 当 FORCE_SYNC 位未设置(这是默认选项)、且将34.8k VSET 电阻器连接到 AGND 时、RESET_B 功能处于激活状态。 在运行期间将 RESET_B 拉为低电平时、假设在 DIFFO-FB-GND 连接上未使用分压器、则输出电压不会复位为0、而是将输出电压复位为默认 VOUT_COMMAND 值0.95V、即通过编程的34.8k VSET。

    3. SYNC 或 RESET_B 函数均未定义/实现以支持启用/禁用功能。 要将电源正常信号用于启用/禁用功能、则需要将电源正常信号路由到 CNTL 引脚。

    4. 为了实现外部同步输入功能、外部同步时钟需要处于由 RT 电阻器设置的内部振荡器频率的±20%范围内。 有关详细信息、请参阅数据表第7.3/8节第24页。 在运行时，“同步时钟频率的突然变化会导致相关的控制环路响应，从而导致输出电压出现过冲或下冲。” 这种行为或响应无法避免、这不仅是因为在该器件中实现前馈功能时、更改工作频率会更改调制器的斜坡、还因为实际导通时间会调制补偿环路输出和斜坡信号的结果。

    5. 如上所述、过冲/下冲电平将由补偿器参数以及突然同步频率变化的阶跃严格确定、需要根据具体情况进行检查。

    6. 建议的解决方案是使用来自 FPGA 的 I/O 信号或馈送到 CNTL 引脚的其他电源轨的电源正常信号来实现启用/禁用功能、同时保持来自 FPGA 的时钟信号来实现同步功能。

    谢谢。

    此致、

    Ray Chen

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    TI__Guru**** 2391955 points
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    尊敬的 Ray Chen-San：

    感谢您的快速响应、"共享信息"非常有用、

    是否可以避免将 PMBus 接口与 FPGA 搭配使用并满足以下要求。

    设计要求：
    1) 1)外部电源正常信号、用于控制稳压器的启用和禁用功能。
    2)默认情况下、稳压器应使用内部时钟基准加电、加电后应能够与外部时钟同步(内部时钟频率的±20%)
    输入电压= 4.0V - 6.0V DC
    输出电压= 0.95V DC
    最大电流= 20A

    欢迎满足这一要求的建议、

    此致、
    Shashi。

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    TI__Guru**** 2391955 points
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    大家好、Shashi-San、

    CNTL 引脚可被视为 EN 引脚、而不是 PMBus 接口的一部分。 与其他集成式电源转换器件中的 EN 引脚相比、您可以将 CNTL 视为数字输入引脚、其阈值 约为1.1V。

    1. 外部电源正常信号可路由至 CNTL 引脚以启用和禁用运行。
    2. 输入电压超过大约3V 后、所有 内部数字功能开始工作。 如果 FORCE_SYNC 位在上电之前被置位和存储、那么在检测到外部时钟时、器件将与外部时钟同步。
    3. 默认情况下、最小 VIN_ON 电压为4.5V、而最小 VIN_OFF 电压为4.0V。 您可以通过 PMBus 将 VIN_ON 配置为最低值4.25V。 上电后、 该器   件在输入电压高于 VIN_ON 时开始工作、因此在4V~4.25V 电压下工作不适用。

    谢谢。

    此致、

    Ray Chen

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    尊敬的 Ray Chen-San：

    对于我们之前的查询、我们尚未收到输入、因此请在此处再次发布、请分享以下所需的详细信息。

    过冲或下冲查询：
    同步时钟频率的突然变化会导致相关的控制环路响应、从而导致输出电压出现过冲或下冲。
    查询：
    a)过冲/下冲的程度、并分享测试结果参考、
    b)建议采用哪些方法来确保不会发生电压过冲/下冲。


    此致、
    Shashi。
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    Shashi、

    电压变化在很大程度上取决于具体应用。 具体取决于您的实际设计。 具体而言、RT 工作频率、外部同步频率、Vin、Vout、Lout、Cout 和补偿都是时域响应的因素。
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    大家好、Shashi-San、

    它实际上是在之前的答复中回答的：

    '为了实现外部同步输入功能、外部同步时钟需要处于由 RT 电阻器设置的内部振荡器频率的±20%范围内。

    有关详细信息、请参阅数据表第7.3/8节第24页。 在运行时，“同步时钟频率的突然变化会导致相关的控制环路响应，从而导致输出电压出现过冲或下冲。”

    这种行为或响应无法避免、这不仅是因为在该器件中实现前馈功能时、更改工作频率会更改调制器的斜坡、还因为实际导通时间会调制补偿环路输出和斜坡信号的结果。"

    总之，需要逐案研究答复。

    谢谢。

    此致、

    Ray Chen

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    您的同步频率和 RT 设置频率是多少？ 我们可以对此进行建模并获得代表性波形。
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    Shashi-San、

    我能够在 pspice 中对外部时钟同步切换进行建模。 我稍后会发布一些详细信息。
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    Shashi-San、

    请参见封装图。  它们使用基本的 TPS544B25模型来实现12V IN、0.95V OUT、500kHz Fsw 和20A 负载。  在1.3毫秒的时间标记处、我启动了一个外部时钟。  您可以在底部的迹线中看到输出端的电压偏差。  文件名显示频率偏差。 如果您有其他问题、请告诉我。

    e2e.ti.com/.../trans_5F00_500-k-to-480k-zoom.pdfe2e.ti.com/.../trans_5F00_500-k-to-600k-zoom.pdfe2e.ti.com/.../trans_5F00_500-k-to-400k-zoom.pdf

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    John Tucker-San、

    感谢您提供的支持、

    此致、
    Shashi。