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[参考译文] UCC21320-Q1：VDDx UVLO：如果 VDDA 低于 UVLO、但 VDDB 正常、是否仅 OUTA 将保持低电平、而 OUTB 始终跟随输入信号？

admin
Guru**** 2510095 points
Other Parts Discussed in Thread: UCC21551

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1305049/ucc21320-q1-vddx-uvlo-if-vdda-is-below-uvlo-but-vddb-is-ok-do-only-outa-will-be-held-low-while-outb-continiouly-follow-the-input-signal

器件型号：UCC21320-Q1
主题中讨论的其他器件：UCC21551

大家好、  

如果 VDDA 低于 UVLO 但 VDDB 正常、 是否只会使 OUTA 保持低电平、而 OUTB 始终跟随输入信号(反之亦然)？

此致、
大内町

  • 0
    TI__Guru**** 2510095 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好 Ochi-San：  

    是的、您的理解是正确的。 如果客户使用自举拓扑、这种情况会更频繁、因为自举电容器需要时间来充电。  

    我们的 UCC21551系列在这种情况下表现更好、因为 UVLO 导通延迟时间现在最大为10us、而 UCC21320系列最大为100us。 因此、从电源高于 UVLO 到器件开始输出 PWM 所需的时间较短。 请查看一下、如果您有任何其他问题、请告诉我！  

    谢谢。  

    薇薇安