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[参考译文] TPS544C26:IIC 访问失败

Guru**** 2536440 points
Other Parts Discussed in Thread: TPS544C26

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1283133/tps544c26-iic-access-failure

器件型号:TPS544C26

嗨、团队,

客户在使用 TPS544C26时遇到一些问题:
在设计期间、IIC 间歇性不可访问。 在原型测试期间、客户发现两个原型(总共11个原型)无法访问 TPS544C26的 IIC、并且 SVID 可正常使用。
这种现象的原因可能是什么?
以客户为导向的下一个方向是什么?

感谢您的支持。

此致、

波长

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    您好、

    从内部来说、不能通过 I2C 访问该器件、即使在使用 SVID 时也是如此。 客户是否能够在遇到 I2C 通信错误时提供时钟和数据线的示波器捕获? 我还能从客户那里获得原理图和布局吗?

    谢谢。
    卡勒布

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    你好、Caleb、

    客户进行了一个实验、将 SCLK 上升沿从400ns 减慢到4000ns、然后可以正常访问 TPS544C26。

    1、上升沿400ns、将遇到间歇性读/写错误;

    2、上升沿4000ns、运行300个读/写测试、成功通过。

    这很奇怪、因为数据表显示所需的 SCLK 上升沿不应超过1000ns。

    您能帮助解释这种现象并提供正确的上升沿范围吗? 客户需要这一价值来返工我们即将推出的构建板。

    感谢您的支持。

    此致、

    波长

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    您好、

    我认为数据表并未规定上升时间应限制在这些值。 最低时钟速度在很大程度上会受到 PCB 布局的影响。 如果 CLK 和数据线很长、并且不受噪声平面或其他噪声布线的影响、尤其如此。 客户应进行一些验证、并选择他们认为合适且具有最高可靠性的时钟速度。

    谢谢。
    卡勒布

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    你好、Caleb、

    为什么减慢上升沿可以使 TPS544C26正常工作?

    这些波形在 TPS544C26的输入引脚处测得、您可以清楚地看到、即使没有噪声、TPS544C26仍无法稳定工作。

    感谢您的支持。

    此致、

    波长

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    您好、

    Rene Gonzalez 已通过电子邮件联系我、告知此问题。 我将抄送您、并在此继续谈话。

    谢谢。
    卡勒布