功率 FET 中的雪崩击穿
任何功率 FET 都可能发生雪崩击穿、因为当 FET 关断且漏源之间具有高电势时、满足其前提条件。 对于暴露于高压并受严格安全要求影响的系统而言、这是一个重要的设计考虑因素、因为雪崩击穿会破坏功率 FET。 此常见问题解答介绍了雪崩击穿、其影响和重要的设计注意事项。
什么是雪崩击穿？
雪崩击穿是电子动员的一种形式、当光到中等掺杂的 p-n 结严重反向偏置时发生。 在 FET 中、这是一种强大的漏源电压反向偏置体二极管或 p 和 n-层之间的结。 当电场在临界电击穿电场之外得到加强时、器件固有的阈值、少量电子动员并通过结。
图1. p-n 结的 I-V 曲线
场加速电子,给它们相当大的动能,在与晶格结构碰撞时,它们的能量激发其他价电子并破坏它们的共价键。 新的自由电子同样会加速、碰撞并使其他电子脱落、从而产生雪崩。 图2显示了 MOSFET 的横截面以及 p-n 结雪崩的近距离视图。
图2. 雪崩击穿期间垂直 MOSFET 的横截面
系统中雪崩击穿的影响
当 FET 承受超过其击穿电压的电压时、便会发生雪崩击穿。 图3提供了相关说明。 两个 FET 均处于关断状态、击穿电压为1300V。 在左图中、由于800V 的输入电压低于击穿电压、因此没有电流。 但在右侧图中、输入电压为3.5kV、这会导致 FET 击穿并开始传导电流。
图3. FET 角度的雪崩击穿
虽然启动时的电流很小、但高电阻会导致结温因功率耗散而升高。 如果雪崩电流持续存在、结温可能会上升到超过安全水平、并导致 FET 发生不可逆转的损坏。 幸运的是、有一些设计缓解措施和技术可以帮助进行雪崩设计并降低雪崩击穿期间的损坏风险。
雪崩稳健性测试
高电势测试(HiPot)(也称为电介质耐受测试)中多次揭示了设计针对雪崩击穿的稳健性。 该测试将系统暴露在极端电压下、以确认电气绝缘。 图4显示了通常如何管理 HiPot 测试以及 TPSI2140-Q1和典型光开关解决方案的雪崩电流耐受程度。 TPSI2140-Q1在2 mA 容差下可抵御雪崩超稳健、而少数光开关器件可达到0.6 mA。
图4. 4.3kV HiPot 测试下的 TPSI2140-Q1
图5. 4.3kV HiPot 测试下的光开关
在 HiPot 测试中、一个电阻器与器件串联放置、以降低开关中的功率损耗。 电压 Vava 和 VO (off)表示存在雪崩击穿问题的阈值。 在光开关解决方案中、需要更多的电阻器来减小开关检测到的雪崩电流、从而增加了 BOM 成本并增大了电路板尺寸。 许多光开关解决方案无法处理任何雪崩电流、因此为了完全防止雪崩电流、设计人员将使用机械开关断开电路、如图6所示。
图6. 簧片开关实现
通常这里使用簧片开关、但这种实现成本高昂、并且会在其整个生命周期内出现磨损、从而降低可靠性。 简单来说、更低的雪崩稳健性会增加 BOM 和电路板的尺寸、并且需要的实现可靠性会降低。
雪崩击穿的布局注意事项
雪崩电流的主要问题是结温过热。 这可以通过两种方式解决：第一种是通过在 PCB 设计中提高热敏性；第二种是通过降低雪崩电流。 以 TPSI2140-Q1为例、图7显示了通过使用浮动平面尽可能提高 FET 结下方和附近的散热能力来实现热优化。 由于不需要笨重的机械开关、因此有更多的空间、从而可以更加灵活地放置浮动平面。 在多层 PCB 中、可以堆叠浮动平面以增加散热。
图7. 4层 PCB、每层都具有散热功能
为了限制雪崩电流、可添加电阻器与器件串联。 这些电阻器会减小 FET 看到的电流并承担一部分功率耗散。 不过、这不是一种简单的实施补救措施。 在电池绝缘监测应用中、电阻过大会降低监测精度。 因此、请务必使用具有高雪崩稳健性的器件开始设计。
结论
雪崩击穿是一种现象、其中电子在强电场下加速、导致 FET 在关断状态下传导电流。 它可能会因其产生的热量而损坏 FET、这是需要考虑的重要设计因素、尤其是在汽车电气化朝着更高的电池电压方向发展时。 电动汽车电池管理系统中的绝缘监测等高压设计中的器件需要具有高雪崩耐用性和充分的散热、如果它们要直接体验电压的话。 TPSI2140-Q1方便地提供雪崩击穿保护、同时与降低成本、减小电路板尺寸并提高可靠性的常见设计目标一致。 TPSI2140-Q1的优势在于其采用小型封装且具有高达2 mA 的集成雪崩电流保护、因此可替代机械开关、节省成本和空间。
