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https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1276752/lp2951-do-not-understand-behavior-when-simulating
我尝试使用错误引脚通过 PMOS FET 切断负载。 我尽一切努力仿真、使 LP2951的输出(Vout)变为0V。 我预计它会在开/关之间振荡。 是我的设计和理解还是仿真模型导致了这种情况？
当我阅读数据表时、错误引脚对稳压器器件没有行为影响。
我同时尝试过 PSpice 和 LTSpice。
尊敬的 Thomas：
数据表引脚配置和功能数据表的第5节介绍了如何在原理图中连接 LDO 的引脚。 详细说明第7节中包含更多详细信息。
要将 LP2951用作可调节 LDO、请将 SENSE 和 VTAP 引脚保持未连接状态(悬空)。
此致！
埃里克
这些连接只是因为仿真器抱怨它们未连接。 将它们连接到 GND 无关紧要。 问题在于、仿真一切正常、直到误差信号激活过流 FET 为止。 在此之后、稳压器的输出变为0V 并保持不变。 FET 应在触发错误信号时断开负载、触发的原因是 R1上的压降迫使稳压器将电压升高到其压降以上、或至少这就是想法。
您能否共享 PSpice 模型、以便我也可以在自己的计算机上运行该模型？ 这可能是建模的一个限制因素。
您能否分享在仿真中看到的波形？ 将 R1增大到17欧姆是否会产生差异？ 我无法判断您是否下降了预期 Vout 的至少6%以切换误差信号。
谢谢。
斯蒂芬
